JP3060829B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、バウンダリ・スキャン
・レジスタが内蔵された半導体集積回路に係り、特に、
必要とするトランジスタ等の素子数の増加を抑えなが
ら、集積度の向上等を図ることができる半導体集積回路
に関する。
・レジスタが内蔵された半導体集積回路に係り、特に、
必要とするトランジスタ等の素子数の増加を抑えなが
ら、集積度の向上等を図ることができる半導体集積回路
に関する。
【０００２】
【従来の技術】テストの容易性を保証したり、テストパ
ターンを自動的に発生する検査ツールを使用するため
に、半導体集積回路に作り込んだ論理が形成される内部
ロジック部に分散配置し、あるいは、入出力ピンの近傍
に配置されたバウンダリ・スキャン・レジスタを内蔵し
たものがある。
ターンを自動的に発生する検査ツールを使用するため
に、半導体集積回路に作り込んだ論理が形成される内部
ロジック部に分散配置し、あるいは、入出力ピンの近傍
に配置されたバウンダリ・スキャン・レジスタを内蔵し
たものがある。
【０００３】このようなバウンダリ・スキャン・レジス
タが内蔵された半導体集積回路は、従来、バウンダリ・
スキャン・レジスタを内蔵した専用のゲートセル（バウ
ンダリスキャンセル）で設計し、図５や図６に示すチッ
プレイアウトの如く、システム回路１２（内部ロジック
部）と同一のユーザ回路領域１０に、同一の配置配線手
法で組み込まれていた。これら図５及び図６において、
１４はバウンダリ・スキャン・レジスタ、１６はバウン
ダリ・スキャン・データライン、２０は入力バッファ回
路２２や出力バッファ回路２４が配置される入出力回路
領域、３０は該入出力回路領域２０内に配置された電源
リング３２、３４を含む電源リング領域である。
タが内蔵された半導体集積回路は、従来、バウンダリ・
スキャン・レジスタを内蔵した専用のゲートセル（バウ
ンダリスキャンセル）で設計し、図５や図６に示すチッ
プレイアウトの如く、システム回路１２（内部ロジック
部）と同一のユーザ回路領域１０に、同一の配置配線手
法で組み込まれていた。これら図５及び図６において、
１４はバウンダリ・スキャン・レジスタ、１６はバウン
ダリ・スキャン・データライン、２０は入力バッファ回
路２２や出力バッファ回路２４が配置される入出力回路
領域、３０は該入出力回路領域２０内に配置された電源
リング３２、３４を含む電源リング領域である。
【０００４】図７は、従来から用いられているバウンダ
リ・スキャン・レジスタの一例を示す論理回路図であ
る。
リ・スキャン・レジスタの一例を示す論理回路図であ
る。
【０００５】この図７に示される如く、前記図５や前記
図６に示した前記バウンダリ・スキャン・レジスタ１４
は、入力側マルチプレクサＭ１及び出力側マルチプレク
サＭ２と共に、データ捕獲フリップフロップＦ１及びデ
ータ更新フリップフロップＦ２により構成されている。
図６に示した前記バウンダリ・スキャン・レジスタ１４
は、入力側マルチプレクサＭ１及び出力側マルチプレク
サＭ２と共に、データ捕獲フリップフロップＦ１及びデ
ータ更新フリップフロップＦ２により構成されている。
【０００６】このような前記バウンダリ・スキャン・レ
ジスタ１４にあって、入力ＩＮは前記ユーザ回路領域１
０の前記システム回路１２（内部ロジック部）の論理回
路の出力に接続され、出力ＯＵＴは該システム回路１２
（内部ロジック部）の論理回路の入力に接続される。
又、スキャンパス入力ＴＤＩ及びスキャンパス出力ＴＤ
Ｏにより、複数のバウンダリ・スキャン・レジスタにて
スキャンパスが形成される。即ち、前記スキャンパス入
力ＴＤＩは前段の前記スキャンパス出力ＴＤＯに接続さ
れ、前記スキャンパス出力ＴＤＯは後段の前記スキャン
パス入力ＴＤＩへ接続される。
ジスタ１４にあって、入力ＩＮは前記ユーザ回路領域１
０の前記システム回路１２（内部ロジック部）の論理回
路の出力に接続され、出力ＯＵＴは該システム回路１２
（内部ロジック部）の論理回路の入力に接続される。
又、スキャンパス入力ＴＤＩ及びスキャンパス出力ＴＤ
Ｏにより、複数のバウンダリ・スキャン・レジスタにて
スキャンパスが形成される。即ち、前記スキャンパス入
力ＴＤＩは前段の前記スキャンパス出力ＴＤＯに接続さ
れ、前記スキャンパス出力ＴＤＯは後段の前記スキャン
パス入力ＴＤＩへ接続される。
【０００７】又、前記データ捕獲フリップフロップＦ１
は、入力されるクロック信号ＴＣＫ１に従って動作す
る。前記データ更新フリップフロップＦ２は、入力され
るクロック信号ＴＣＫ２に従って動作する。即ち、前記
クロック信号ＴＣＫ１あるいはＴＣＫ２の立ち上がりに
て、前記データ捕獲フリップフロップＦ１や前記データ
更新フリップフロップＦ２は、そのデータ入力Ｄへ入力
されている論理状態を取り込む。
は、入力されるクロック信号ＴＣＫ１に従って動作す
る。前記データ更新フリップフロップＦ２は、入力され
るクロック信号ＴＣＫ２に従って動作する。即ち、前記
クロック信号ＴＣＫ１あるいはＴＣＫ２の立ち上がりに
て、前記データ捕獲フリップフロップＦ１や前記データ
更新フリップフロップＦ２は、そのデータ入力Ｄへ入力
されている論理状態を取り込む。
【０００８】又、前記入力側マルチプレクサＭ１は、選
択信号Ｓa に従って動作する。前記出力側マルチプレク
サＭ２は、選択信号Ｓb に従って動作する。これら入力
側マルチプレクサＭ１及び出力側マルチプレクサＭ２
は、いずれも、その選択入力ＳがＬ状態となるとその入
力０の論理状態をその出力Ｕへ出力し、その選択入力Ｓ
がＨ状態となるとその入力１の論理状態をその出力Ｕへ
出力する。
択信号Ｓa に従って動作する。前記出力側マルチプレク
サＭ２は、選択信号Ｓb に従って動作する。これら入力
側マルチプレクサＭ１及び出力側マルチプレクサＭ２
は、いずれも、その選択入力ＳがＬ状態となるとその入
力０の論理状態をその出力Ｕへ出力し、その選択入力Ｓ
がＨ状態となるとその入力１の論理状態をその出力Ｕへ
出力する。
【０００９】このようなバウンダリ・スキャン・レジス
タ１４にあって、まず、通常動作モードあるいはデータ
捕獲モードでは、前記選択信号Ｓb がＬ状態となり、前
記出力側マルチプレクサＭ２は前記入力ＩＮを選択す
る。又、前記データ捕獲モードでは、前記選択信号Ｓa
がＬ状態となり、前記入力側マルチプレクサＭ１は前記
入力ＩＮを選択する。従って、このようなデータ捕獲モ
ードにあって前記クロック信号ＴＣＫ１が立ち上がる
と、前記入力ＩＮに入力される前記ユーザ回路領域１０
からの論理状態が前記データ捕獲フリップフロップＦ１
へ取り込まれ、保持される。
タ１４にあって、まず、通常動作モードあるいはデータ
捕獲モードでは、前記選択信号Ｓb がＬ状態となり、前
記出力側マルチプレクサＭ２は前記入力ＩＮを選択す
る。又、前記データ捕獲モードでは、前記選択信号Ｓa
がＬ状態となり、前記入力側マルチプレクサＭ１は前記
入力ＩＮを選択する。従って、このようなデータ捕獲モ
ードにあって前記クロック信号ＴＣＫ１が立ち上がる
と、前記入力ＩＮに入力される前記ユーザ回路領域１０
からの論理状態が前記データ捕獲フリップフロップＦ１
へ取り込まれ、保持される。
【００１０】又、データ設定読出モードとして、スキャ
ンパスを形成する場合、前記選択信号Ｓa はＨ状態とな
り、前記入力側マルチプレクサＭ１は前記スキャンパス
入力ＴＤＩを選択する。このようにスキャンパスを形成
することで、前記データ捕獲モードで取り込まれた前記
データ捕獲フリップフロップＦ１の論理状態は、複数の
前記バウンダリ・スキャン・レジスタによるスキャンパ
スを順次シフトすることで、半導体集積回路外部へと読
み出すことができる。あるいは、後述するデータ更新モ
ードにおいて半導体集積回路外部から強制設定される論
理状態は、このようなスキャンパスを順次シフトしなが
ら、前記データ捕獲フリップフロップＦ１へと設定する
ことができる。
ンパスを形成する場合、前記選択信号Ｓa はＨ状態とな
り、前記入力側マルチプレクサＭ１は前記スキャンパス
入力ＴＤＩを選択する。このようにスキャンパスを形成
することで、前記データ捕獲モードで取り込まれた前記
データ捕獲フリップフロップＦ１の論理状態は、複数の
前記バウンダリ・スキャン・レジスタによるスキャンパ
スを順次シフトすることで、半導体集積回路外部へと読
み出すことができる。あるいは、後述するデータ更新モ
ードにおいて半導体集積回路外部から強制設定される論
理状態は、このようなスキャンパスを順次シフトしなが
ら、前記データ捕獲フリップフロップＦ１へと設定する
ことができる。
【００１１】又、前記データ更新モードにあっては、前
述のようにスキャンパスを形成して前記クロック信号Ｔ
ＣＫ２の立ち上がりを入力することで、スキャンパスを
経て前記データ捕獲フリップフロップＦ１へ設定された
論理状態を、前記データ更新フリップフロップＦ２へ取
り込むことができる。又、該データ更新フリップフロッ
プＦ２へこのように取り込まれた論理状態は、前記選択
信号Ｓb をＨ状態とし、これにより前記出力側マルチプ
レクサＭ２を前記データ更新フリップフロップＦ２側へ
切り替えることで、出力ＯＵＴを経て、前記ユーザ回路
領域１０の論理回路へと出力することができる。
述のようにスキャンパスを形成して前記クロック信号Ｔ
ＣＫ２の立ち上がりを入力することで、スキャンパスを
経て前記データ捕獲フリップフロップＦ１へ設定された
論理状態を、前記データ更新フリップフロップＦ２へ取
り込むことができる。又、該データ更新フリップフロッ
プＦ２へこのように取り込まれた論理状態は、前記選択
信号Ｓb をＨ状態とし、これにより前記出力側マルチプ
レクサＭ２を前記データ更新フリップフロップＦ２側へ
切り替えることで、出力ＯＵＴを経て、前記ユーザ回路
領域１０の論理回路へと出力することができる。
【００１２】以上説明したとおり、このようなバウンダ
リ・スキャン・レジスタを用い、スキャンパスを経て前
記ユーザ回路領域１０に作り込まれた論理回路の論理状
態を、前記入力ＩＮ及び前記スキャンパス出力ＴＤＯ等
を経て半導体集積回路外部からモニタすることができ
る。又、前記スキャンパス入力ＴＤＩや前記出力ＯＵＴ
を経て、前記ユーザ回路領域１０中の論理回路へと、半
導体集積回路の外部から論理状態の設定（強制設定）を
行うことができる。従って、前記ユーザ回路領域１０に
作り込まれる論理回路の、部分的なテストをも、より容
易に行うことが可能である。
リ・スキャン・レジスタを用い、スキャンパスを経て前
記ユーザ回路領域１０に作り込まれた論理回路の論理状
態を、前記入力ＩＮ及び前記スキャンパス出力ＴＤＯ等
を経て半導体集積回路外部からモニタすることができ
る。又、前記スキャンパス入力ＴＤＩや前記出力ＯＵＴ
を経て、前記ユーザ回路領域１０中の論理回路へと、半
導体集積回路の外部から論理状態の設定（強制設定）を
行うことができる。従って、前記ユーザ回路領域１０に
作り込まれる論理回路の、部分的なテストをも、より容
易に行うことが可能である。
【００１３】
【発明が達成しようとする課題】しかしながら、テスト
の容易化を図るため、前述のようなバウンダリ・スキャ
ン・レジスタ１４を設けるようにした場合、該バウンダ
リ・スキャン・レジスタ１４を設けることによる集積度
の低下という問題が生じてしまう。前記図７に示したも
の等、一般的なバウンダリ・スキャン・レジスタは、複
数のマルチプレクサや複数のフリップフロップを要する
ものであり、多数のトランジスタを要するものである。
又、テストの容易化をより図るため、このようなバウン
ダリ・スキャン・レジスタ１４を多数用いるようにし、
例えば前記ユーザ回路領域１０の各回路部分の入出力に
これを多数設ける場合がある。このような場合には、多
数の前記バウンダリ・スキャン・レジスタ１４により、
集積度の低下が著しくなってしまう。
の容易化を図るため、前述のようなバウンダリ・スキャ
ン・レジスタ１４を設けるようにした場合、該バウンダ
リ・スキャン・レジスタ１４を設けることによる集積度
の低下という問題が生じてしまう。前記図７に示したも
の等、一般的なバウンダリ・スキャン・レジスタは、複
数のマルチプレクサや複数のフリップフロップを要する
ものであり、多数のトランジスタを要するものである。
又、テストの容易化をより図るため、このようなバウン
ダリ・スキャン・レジスタ１４を多数用いるようにし、
例えば前記ユーザ回路領域１０の各回路部分の入出力に
これを多数設ける場合がある。このような場合には、多
数の前記バウンダリ・スキャン・レジスタ１４により、
集積度の低下が著しくなってしまう。
【００１４】本発明は、前記従来の問題点を解決するべ
くなされたもので、前記バウンダリ・スキャン・レジス
タを用いながらも、必要とするトランジスタ等の素子数
の増加を抑えながら、集積度の向上等を図ることが可能
な半導体集積回路を提供することを目的とする。
くなされたもので、前記バウンダリ・スキャン・レジス
タを用いながらも、必要とするトランジスタ等の素子数
の増加を抑えながら、集積度の向上等を図ることが可能
な半導体集積回路を提供することを目的とする。
【００１５】
【課題を達成するための手段】本発明は、第１のテスト
クロック信号ＴＣＫ１、及び第２のテストクロック信号
ＴＣＫ２、又信号を入出力する際にタイミングの同期を
取る際に用いるクロック信号ＣＫとを用いるようにし、
データ捕獲入力と、スキャンパス入力とを択一選択し出
力する入力側マルチプレクサと、該入力側マルチプレク
サの出力が、そのデータ入力Ｄに接続され、そのクロッ
ク端子に第１のテストクロック信号ＴＣＫ１が接続さ
れ、その出力Ｑが次段のバウンダリ・スキャン・レジス
タのスキャンパス入力とされるデータ捕獲フリップフロ
ップと、内部ロジック又は外部からの入力と、前記デー
タ捕獲フリップフロップのデータ出力Ｑとを択一選択し
出力する出力側マルチプレクサと、該出力側マルチプレ
クサの出力がそのデータ入力Ｄに接続され、そのデータ
出力Ｑが内部ロジック又は外部への出力とされ、そのク
ロック端子にはクロック信号ＣＫと第２のテストクロッ
ク信号ＴＣＫ２とが択一選択された信号が接続されてい
るデータ更新フリップフロップとを有するバウンダリ・
スキャン・レジスタを備えたことにより、前記課題を達
成したものである。あるいは本発明は、第１のテストク
ロック信号ＴＣＫ１、及び第２のテストクロック信号Ｔ
ＣＫ２、又信号を入出力する際にタイミングの同期を取
る際に用いるクロック信号ＣＫとを用いるようにし、後
出データ更新フリップフロップの出力と、スキャンパス
入力とを択一選択し出力する入力側マルチプレクサと、
該入力側マルチプレクサの出力が、そのデータ入力Ｄに
接続され、そのクロック端子に第１のテストクロック信
号ＴＣＫ１が接続され、その出力Ｑが次段のバウンダリ
・スキャン・レジスタのスキャンパス入力とされるデー
タ捕獲フリップフロップと、内部ロジック又は外部から
の入力と、前記データ捕獲フリップフロップのデータ出
力Ｑとを択一選択し出力する出力側マルチプレクサと、
該出力側マルチプレクサの出力がそのデータ入力Ｄに接
続され、そのデータ出力Ｑが内部ロジック又は外部への
出力とされ、そのクロック端子にはクロック信号ＣＫと
第２のテストクロック信号ＴＣＫ２とが択一選択された
信号が接続されているデータ更新フリップフロップとを
有するバウンダリ・スキャン・レジスタを備えたことに
よ り、前記課題を達成したものである。
クロック信号ＴＣＫ１、及び第２のテストクロック信号
ＴＣＫ２、又信号を入出力する際にタイミングの同期を
取る際に用いるクロック信号ＣＫとを用いるようにし、
データ捕獲入力と、スキャンパス入力とを択一選択し出
力する入力側マルチプレクサと、該入力側マルチプレク
サの出力が、そのデータ入力Ｄに接続され、そのクロッ
ク端子に第１のテストクロック信号ＴＣＫ１が接続さ
れ、その出力Ｑが次段のバウンダリ・スキャン・レジス
タのスキャンパス入力とされるデータ捕獲フリップフロ
ップと、内部ロジック又は外部からの入力と、前記デー
タ捕獲フリップフロップのデータ出力Ｑとを択一選択し
出力する出力側マルチプレクサと、該出力側マルチプレ
クサの出力がそのデータ入力Ｄに接続され、そのデータ
出力Ｑが内部ロジック又は外部への出力とされ、そのク
ロック端子にはクロック信号ＣＫと第２のテストクロッ
ク信号ＴＣＫ２とが択一選択された信号が接続されてい
るデータ更新フリップフロップとを有するバウンダリ・
スキャン・レジスタを備えたことにより、前記課題を達
成したものである。あるいは本発明は、第１のテストク
ロック信号ＴＣＫ１、及び第２のテストクロック信号Ｔ
ＣＫ２、又信号を入出力する際にタイミングの同期を取
る際に用いるクロック信号ＣＫとを用いるようにし、後
出データ更新フリップフロップの出力と、スキャンパス
入力とを択一選択し出力する入力側マルチプレクサと、
該入力側マルチプレクサの出力が、そのデータ入力Ｄに
接続され、そのクロック端子に第１のテストクロック信
号ＴＣＫ１が接続され、その出力Ｑが次段のバウンダリ
・スキャン・レジスタのスキャンパス入力とされるデー
タ捕獲フリップフロップと、内部ロジック又は外部から
の入力と、前記データ捕獲フリップフロップのデータ出
力Ｑとを択一選択し出力する出力側マルチプレクサと、
該出力側マルチプレクサの出力がそのデータ入力Ｄに接
続され、そのデータ出力Ｑが内部ロジック又は外部への
出力とされ、そのクロック端子にはクロック信号ＣＫと
第２のテストクロック信号ＴＣＫ２とが択一選択された
信号が接続されているデータ更新フリップフロップとを
有するバウンダリ・スキャン・レジスタを備えたことに
よ り、前記課題を達成したものである。
【００１６】又、前記半導体集積回路において、前記バ
ウンダリ・スキャン・レジスタが当該半導体集積回路外
部に対して信号を入出力する入出力バッファに作り込ま
れ、前記データ捕獲フリップフロップ用のクロックの配
線のレイアウト、及び、前記データ更新フリップフロッ
プ用のクロックの配線のレイアウトが固定することによ
り、前記課題を達成すると共に、回路動作の安定性に影
響のあるクロック信号の遅延時間の短縮や変動の安定化
を図るようにしたものである。
ウンダリ・スキャン・レジスタが当該半導体集積回路外
部に対して信号を入出力する入出力バッファに作り込ま
れ、前記データ捕獲フリップフロップ用のクロックの配
線のレイアウト、及び、前記データ更新フリップフロッ
プ用のクロックの配線のレイアウトが固定することによ
り、前記課題を達成すると共に、回路動作の安定性に影
響のあるクロック信号の遅延時間の短縮や変動の安定化
を図るようにしたものである。
【００１７】又、前記半導体集積回路において、前記出
力側マルチプレクサへ入力する前記内部ロジック入力
を、前記入力側マルチプレクサへ入力する前記内部ロジ
ック入力に比べて遅延させる遅延回路を、前記バウンダ
リ・スキャン・レジスタに備えたことにより、前記課題
を達成すると共に、一般的なホールドタイム遅延素子を
改めて設ける必要を無くし、設計能率向上や集積度の向
上を図ったものである。
力側マルチプレクサへ入力する前記内部ロジック入力
を、前記入力側マルチプレクサへ入力する前記内部ロジ
ック入力に比べて遅延させる遅延回路を、前記バウンダ
リ・スキャン・レジスタに備えたことにより、前記課題
を達成すると共に、一般的なホールドタイム遅延素子を
改めて設ける必要を無くし、設計能率向上や集積度の向
上を図ったものである。
【００１８】
【作用】本発明は、テストの容易化を目的として半導体
集積回路内部に設けられるバウンダリ・スキャン・レジ
スタが、一般に、その半導体集積回路の入出力バッファ
付近に設けられることに着目したものである。あるい
は、半導体集積回路に作り込む論理回路は、一般的に複
数の回路部分からなるものであり、本発明は、前述のよ
うなバウンダリ・スキャン・レジスタが、このような回
路部分の入出力部分の付近により多く設けられることに
も着目したものである。
集積回路内部に設けられるバウンダリ・スキャン・レジ
スタが、一般に、その半導体集積回路の入出力バッファ
付近に設けられることに着目したものである。あるい
は、半導体集積回路に作り込む論理回路は、一般的に複
数の回路部分からなるものであり、本発明は、前述のよ
うなバウンダリ・スキャン・レジスタが、このような回
路部分の入出力部分の付近により多く設けられることに
も着目したものである。
【００１９】図８は、従来からの一般的な半導体集積回
路の回路構造を示す模式図である。
路の回路構造を示す模式図である。
【００２０】この図８において、半導体集積回路１の外
部から入力された信号ＤＩは、入力バッファ４a を経
て、入力信号ＤＩＮとして内部ロジック７に入力され
る。このような前記入力信号ＤＩＮの経路には、フリッ
プフロップＦ３が設けられている。又、前記内部ロジッ
ク７から出力バッファ４b を経て、出力信号ＤＯＵＴを
前記半導体集積回路１の外部へと出力する場合、その経
路にはフリップフロップＦ４が設けられている。
部から入力された信号ＤＩは、入力バッファ４a を経
て、入力信号ＤＩＮとして内部ロジック７に入力され
る。このような前記入力信号ＤＩＮの経路には、フリッ
プフロップＦ３が設けられている。又、前記内部ロジッ
ク７から出力バッファ４b を経て、出力信号ＤＯＵＴを
前記半導体集積回路１の外部へと出力する場合、その経
路にはフリップフロップＦ４が設けられている。
【００２１】これらフリップフロップＦ３やＦ４は、前
記半導体集積回路１の外部に対して信号を入出力する際
に、そのタイミングの同期を取るため等に用いられる。
記半導体集積回路１の外部に対して信号を入出力する際
に、そのタイミングの同期を取るため等に用いられる。
【００２２】前記半導体集積回路１の外部へ信号を入出
力する際の入出力バッファ付近や、前記半導体集積回路
１内に作り込む前述のような回路部分の入出力付近に
は、このようにタイミングの同期を取るためのフリップ
フロップが設けられるものである。又、このようなフリ
ップフロップの付近には、前述のようなバウンダリ・ス
キャン・レジスタを設けることが多いものである。
力する際の入出力バッファ付近や、前記半導体集積回路
１内に作り込む前述のような回路部分の入出力付近に
は、このようにタイミングの同期を取るためのフリップ
フロップが設けられるものである。又、このようなフリ
ップフロップの付近には、前述のようなバウンダリ・ス
キャン・レジスタを設けることが多いものである。
【００２３】本発明は、このような点に着目し、前述の
ようにタイミングの同期等を目的とするフリップフロッ
プと、前述のようなバウンダリ・スキャン・レジスタと
を複合的に構成するようにし、これによって総合的な集
積度の向上を図るようにしている。又、本発明は、この
ようなフリップフロップとバウンダリ・スキャン・レジ
スタとの複合的な、より合理的な構成を見出しなされた
ものである。
ようにタイミングの同期等を目的とするフリップフロッ
プと、前述のようなバウンダリ・スキャン・レジスタと
を複合的に構成するようにし、これによって総合的な集
積度の向上を図るようにしている。又、本発明は、この
ようなフリップフロップとバウンダリ・スキャン・レジ
スタとの複合的な、より合理的な構成を見出しなされた
ものである。
【００２４】特に、本発明にあっては、前記図７の前記
データ更新フリップフロップＦ２に相当するものにおい
て、図８に示されるフリップフロップＦ３やＦ４等、前
述のようなタイミングの同期を取るためのフリップフロ
ップとしても用いるようにしている。このため、前記図
７に示したバウンダリ・スキャン・レジスタと同数のマ
ルチプレクサやフリップフロップを用いながら、タイミ
ングの同期等を取るためのフリップフロップの機能をも
提供できるため、ほぼこのようなフリップフロップの共
用の分、集積度の向上を図ることが可能となっている。
データ更新フリップフロップＦ２に相当するものにおい
て、図８に示されるフリップフロップＦ３やＦ４等、前
述のようなタイミングの同期を取るためのフリップフロ
ップとしても用いるようにしている。このため、前記図
７に示したバウンダリ・スキャン・レジスタと同数のマ
ルチプレクサやフリップフロップを用いながら、タイミ
ングの同期等を取るためのフリップフロップの機能をも
提供できるため、ほぼこのようなフリップフロップの共
用の分、集積度の向上を図ることが可能となっている。
【００２５】特に、このようなバウンダリ・スキャン・
レジスタは、１つの半導体集積回路に多く用いられるも
のである。従って、このようにフリップフロップの共用
分だけ集積度の向上を図ることで、半導体集積回路全体
の集積度の向上も、より効果的に図ることができる。
レジスタは、１つの半導体集積回路に多く用いられるも
のである。従って、このようにフリップフロップの共用
分だけ集積度の向上を図ることで、半導体集積回路全体
の集積度の向上も、より効果的に図ることができる。
【００２６】なお、本発明において、「データ捕獲入
力」とは、例えば後述する第１実施例及び第２実施例の
図１では、内部ロジックからの入力ＩＮが相当する。
又、例えば後述する第３実施例及び第４実施例の図３で
は、内部ロジックへの出力ＯＵＴが相当する。
力」とは、例えば後述する第１実施例及び第２実施例の
図１では、内部ロジックからの入力ＩＮが相当する。
又、例えば後述する第３実施例及び第４実施例の図３で
は、内部ロジックへの出力ＯＵＴが相当する。
【００２７】なお、このような本発明のバウンダリ・ス
キャン・レジスタを、半導体集積回路外部に対して信号
を入出力する入出力バッファと共に作り込むことも可能
である。これにより、集積回路レイアウトをより有効に
利用することもでき、集積度の向上を図ることができ
る。又、この場合、入出力バッファはその半導体集積回
路チップの外周に設けられ、そのレイアウトが固定され
ている。このため、本発明のバウンダリ・スキャン・レ
ジスタに用いるフリップフロップのクロックの配線のレ
イアウトを固定することができる。これによって、その
クロックの遅延時間を短縮したり安定化を図ることが可
能である。
キャン・レジスタを、半導体集積回路外部に対して信号
を入出力する入出力バッファと共に作り込むことも可能
である。これにより、集積回路レイアウトをより有効に
利用することもでき、集積度の向上を図ることができ
る。又、この場合、入出力バッファはその半導体集積回
路チップの外周に設けられ、そのレイアウトが固定され
ている。このため、本発明のバウンダリ・スキャン・レ
ジスタに用いるフリップフロップのクロックの配線のレ
イアウトを固定することができる。これによって、その
クロックの遅延時間を短縮したり安定化を図ることが可
能である。
【００２８】又、前記図８の遅延回路Ｄは、前記フリッ
プフロップＦ３のその入力Ｄへ入力される信号と、その
クロック入力ＣＫへ入力される信号との同期を取るため
のものであり、ホールドタイム遅延素子等と呼ばれる。
即ち、前記クロックバッファ５から入力されるクロック
信号に比べ、半導体集積回路１の外部から入力される入
力信号ＤＩＮの変化が速すぎてしまい、これによって生
じてしまう誤動作を防ぐためのものである。本発明のバ
ウンダリ・スキャン・レジスタにおいて、このような遅
延回路Ｄを作り込むようにしてもよい。この場合、この
ように一般的に用いられるホールドタイム遅延素子を改
めて設ける必要性を無くし、設計能率向上や集積度の向
上を図ることが可能である。
プフロップＦ３のその入力Ｄへ入力される信号と、その
クロック入力ＣＫへ入力される信号との同期を取るため
のものであり、ホールドタイム遅延素子等と呼ばれる。
即ち、前記クロックバッファ５から入力されるクロック
信号に比べ、半導体集積回路１の外部から入力される入
力信号ＤＩＮの変化が速すぎてしまい、これによって生
じてしまう誤動作を防ぐためのものである。本発明のバ
ウンダリ・スキャン・レジスタにおいて、このような遅
延回路Ｄを作り込むようにしてもよい。この場合、この
ように一般的に用いられるホールドタイム遅延素子を改
めて設ける必要性を無くし、設計能率向上や集積度の向
上を図ることが可能である。
【００２９】
【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。
明する。
【００３０】図１は、本発明が適用された第１実施例の
半導体集積回路に用いられるバウンダリ・スキャン・レ
ジスタの論理回路図である。
半導体集積回路に用いられるバウンダリ・スキャン・レ
ジスタの論理回路図である。
【００３１】この図１に示される如く、本実施例のバウ
ンダリ・スキャン・レジスタは、入力側マルチプレクサ
Ｍ１及び出力側マルチプレクサＭ２と、データ捕獲フリ
ップフロップＦ１及びデータ更新フリップフロップＦ２
とにより構成されている。又、必要に応じ、更に、ホー
ルドタイム遅延素子として用いられる遅延回路Ｄや、ク
ロック信号マルチプレクサＭ３を備える。なお、この図
１に示されるＩＮ、ＯＵＴ、ＴＤＩ、ＴＤＯ、ＴＣＫ
１、ＴＣＫ２、Ｓa 及びＳb は、前記図７の対応するも
のと同じものである。
ンダリ・スキャン・レジスタは、入力側マルチプレクサ
Ｍ１及び出力側マルチプレクサＭ２と、データ捕獲フリ
ップフロップＦ１及びデータ更新フリップフロップＦ２
とにより構成されている。又、必要に応じ、更に、ホー
ルドタイム遅延素子として用いられる遅延回路Ｄや、ク
ロック信号マルチプレクサＭ３を備える。なお、この図
１に示されるＩＮ、ＯＵＴ、ＴＤＩ、ＴＤＯ、ＴＣＫ
１、ＴＣＫ２、Ｓa 及びＳb は、前記図７の対応するも
のと同じものである。
【００３２】又、選択信号Ｓc は、前記クロック信号マ
ルチプレクサＭ３を切り替えるものである。該選択信号
Ｓc がＬ状態となると、クロック信号ＴＣＫ２が選択さ
れ、該選択信号Ｓc がＨ状態となるとクロック信号ＣＫ
が選択される。
ルチプレクサＭ３を切り替えるものである。該選択信号
Ｓc がＬ状態となると、クロック信号ＴＣＫ２が選択さ
れ、該選択信号Ｓc がＨ状態となるとクロック信号ＣＫ
が選択される。
【００３３】まず、前記入力側マルチプレクサＭ１は、
内部ロジックからの前記入力ＩＮと、スキャンパス入力
ＴＤＩとを択一選択切り替えし、その出力Ｕへと出力す
る。前記データ捕獲フリップフロップＦ１は、前記入力
側マルチプレクサＭ１の出力が、そのデータ入力Ｄに接
続されている。前記出力側マルチプレクサＭ２は、前記
入力ＩＮと、前記データ捕獲フリップフロップＦ１のデ
ータ出力Ｑとを択一選択切り替えし、その出力Ｕへと出
力する。前記データ更新フリップフロップＦ２は、前記
出力側マルチプレクサＭ２の出力Ｕがそのデータ入力Ｄ
に接続され、そのデータ出力Ｕが前記内部ロジックへの
前記出力ＯＵＴとされている。
内部ロジックからの前記入力ＩＮと、スキャンパス入力
ＴＤＩとを択一選択切り替えし、その出力Ｕへと出力す
る。前記データ捕獲フリップフロップＦ１は、前記入力
側マルチプレクサＭ１の出力が、そのデータ入力Ｄに接
続されている。前記出力側マルチプレクサＭ２は、前記
入力ＩＮと、前記データ捕獲フリップフロップＦ１のデ
ータ出力Ｑとを択一選択切り替えし、その出力Ｕへと出
力する。前記データ更新フリップフロップＦ２は、前記
出力側マルチプレクサＭ２の出力Ｕがそのデータ入力Ｄ
に接続され、そのデータ出力Ｕが前記内部ロジックへの
前記出力ＯＵＴとされている。
【００３４】この図１に示されるようなバウンダリ・ス
キャン・レジスタにあって、特に、前記データ更新フリ
ップフロップＦ２は、前記図７の同符号のものと同じ目
的に用いられると共に、前記図８の前記フリップフロッ
プＦ３等のような、前述のようなタイミングの同期を取
るため等の目的として設けられるフリップフロップとし
ても用いられる。即ち、該データ更新フリップフロップ
Ｆ２は、半導体集積回路外部から信号を入力する際など
に用いられる、あるいは、前記内部ロジック７中の回路
部分で信号を入力する際などに用いられる、タイミング
の同期等を目的としたフリップフロップとしても利用さ
れるものである。
キャン・レジスタにあって、特に、前記データ更新フリ
ップフロップＦ２は、前記図７の同符号のものと同じ目
的に用いられると共に、前記図８の前記フリップフロッ
プＦ３等のような、前述のようなタイミングの同期を取
るため等の目的として設けられるフリップフロップとし
ても用いられる。即ち、該データ更新フリップフロップ
Ｆ２は、半導体集積回路外部から信号を入力する際など
に用いられる、あるいは、前記内部ロジック７中の回路
部分で信号を入力する際などに用いられる、タイミング
の同期等を目的としたフリップフロップとしても利用さ
れるものである。
【００３５】本実施例においては、前記データ更新フリ
ップフロップＦ２を、特に、前記図７の同符号のものと
同一目的で動作させる場合、前記クロック信号ＴＣＫ２
を用いるようにしている。一方、該データ更新フリップ
フロップＦ２を、特に、前記図８の前記フリップフロッ
プＦ３やＦ４のように用いる場合、クロック信号ＣＫを
用いるようにしている。このため、前記クロック信号マ
ルチプレクサＭ３により、これらクロック信号ＴＣＫ２
あるいはＣＫを切り替え選択するようにしている。即
ち、該クロック信号ＣＫは、前記図８の前記クロックバ
ッファ５が出力するクロック信号に相当するものであ
る。
ップフロップＦ２を、特に、前記図７の同符号のものと
同一目的で動作させる場合、前記クロック信号ＴＣＫ２
を用いるようにしている。一方、該データ更新フリップ
フロップＦ２を、特に、前記図８の前記フリップフロッ
プＦ３やＦ４のように用いる場合、クロック信号ＣＫを
用いるようにしている。このため、前記クロック信号マ
ルチプレクサＭ３により、これらクロック信号ＴＣＫ２
あるいはＣＫを切り替え選択するようにしている。即
ち、該クロック信号ＣＫは、前記図８の前記クロックバ
ッファ５が出力するクロック信号に相当するものであ
る。
【００３６】なお、前記クロック信号マルチプレクサＭ
３については、複数のバウンダリ・スキャン・レジスタ
にて共用することも可能である。即ち、１つの前記クロ
ック信号マルチプレクサＭ３から出力されるクロック信
号ＴＣＫ３を、複数のバウンダリ・スキャン・レジスタ
それぞれの前記データ更新フリップフロップＦ２に用い
るようにしてもよい。これにより、集積度の向上を図る
ことが可能である。
３については、複数のバウンダリ・スキャン・レジスタ
にて共用することも可能である。即ち、１つの前記クロ
ック信号マルチプレクサＭ３から出力されるクロック信
号ＴＣＫ３を、複数のバウンダリ・スキャン・レジスタ
それぞれの前記データ更新フリップフロップＦ２に用い
るようにしてもよい。これにより、集積度の向上を図る
ことが可能である。
【００３７】このように、本第１実施例で用いられるバ
ウンダリ・スキャン・レジスタによれば、前記データ更
新フリップフロップＦ２を、前記図８の前記フリップフ
ロップＦ３等、タイミングの同期等を目的としたフリッ
プフロップ（ユーザ回路用のフリップフロップ等）の機
能を目的として用いることができ、集積度の向上等を図
ることができる。
ウンダリ・スキャン・レジスタによれば、前記データ更
新フリップフロップＦ２を、前記図８の前記フリップフ
ロップＦ３等、タイミングの同期等を目的としたフリッ
プフロップ（ユーザ回路用のフリップフロップ等）の機
能を目的として用いることができ、集積度の向上等を図
ることができる。
【００３８】更に、本実施例においては、バウンダリ・
スキャン・レジスタの機能として用いた場合、マルチプ
レクサ等を経由せず、前記データ更新フリップフロップ
Ｆ２の出力が直接前記出力ＯＵＴへ出力されているた
め、高速化が可能である。例えば前記図７に比べて、前
記図７の前記データ更新フリップフロップＦ２の出力側
に設けた前記出力側マルチプレクサＭ２のその遅延時間
分を省くことができ、高速化を図ることができる。又、
トランスファゲートを用いたマルチプレクサ等では出力
駆動能力が低下してしまうという問題があるが、本実施
例では前記データ更新フリップフロップＦ２の出力が直
接接続されるため、この点でも高速化が可能である。
スキャン・レジスタの機能として用いた場合、マルチプ
レクサ等を経由せず、前記データ更新フリップフロップ
Ｆ２の出力が直接前記出力ＯＵＴへ出力されているた
め、高速化が可能である。例えば前記図７に比べて、前
記図７の前記データ更新フリップフロップＦ２の出力側
に設けた前記出力側マルチプレクサＭ２のその遅延時間
分を省くことができ、高速化を図ることができる。又、
トランスファゲートを用いたマルチプレクサ等では出力
駆動能力が低下してしまうという問題があるが、本実施
例では前記データ更新フリップフロップＦ２の出力が直
接接続されるため、この点でも高速化が可能である。
【００３９】図２は、本発明が適用された第２実施例の
半導体集積回路の入出力回路領域の模式図である。
半導体集積回路の入出力回路領域の模式図である。
【００４０】この図２において、バウンダリ・スキャン
・レジスタ１５a 及び１５b は、前記図１に示したバウ
ンダリ・スキャン・レジスタと同じものである。但し、
本第２実施例にあっては、複数のバウンダリ・スキャン
・レジスタ１５a 、１５b 等にあって、前記クロック信
号マルチプレクサＭ３が共用されている。即ち、複数の
マルチプレクサ１５a 、１５b 等に対して、１つの前記
クロック信号マルチプレクサＭ３が共用され、該マルチ
プレクサＭ３から得られる前記クロック信号ＴＣＫ３が
共に供給されている。又、前記マルチプレクサ１５a 及
び１５b は、入力パッドＰＩ１あるいはＰＩ２を経てそ
の半導体集積回路外部から信号を入力する際に用いられ
る入力バッファＩＢ１あるいはＩＢ２と共に、バッファ
ゲートＢＩ１あるいはＢＩ２へと作り込まれている。
・レジスタ１５a 及び１５b は、前記図１に示したバウ
ンダリ・スキャン・レジスタと同じものである。但し、
本第２実施例にあっては、複数のバウンダリ・スキャン
・レジスタ１５a 、１５b 等にあって、前記クロック信
号マルチプレクサＭ３が共用されている。即ち、複数の
マルチプレクサ１５a 、１５b 等に対して、１つの前記
クロック信号マルチプレクサＭ３が共用され、該マルチ
プレクサＭ３から得られる前記クロック信号ＴＣＫ３が
共に供給されている。又、前記マルチプレクサ１５a 及
び１５b は、入力パッドＰＩ１あるいはＰＩ２を経てそ
の半導体集積回路外部から信号を入力する際に用いられ
る入力バッファＩＢ１あるいはＩＢ２と共に、バッファ
ゲートＢＩ１あるいはＢＩ２へと作り込まれている。
【００４１】本実施例の如く、前記図１に示したバウン
ダリ・スキャン・レジスタを前記入力バッファＩＤ１や
ＩＤ２へと作り込むようにした場合、前記図１の破線に
示される如く、前記ホールドタイム遅延素子とされる前
記遅延回路Ｄを設けることが望ましい。これは、半導体
集積回路内部における前記クロック信号ＣＫの遅延時間
や、該クロック信号ＣＫが選択されたときの前記クロッ
ク信号ＴＣＫ３の遅延時間を補償するものである。又、
本実施例の如く特に入力バッファに適用した場合、前記
図１の前記出力ＯＵＴが接続される前記内部ロジック７
の回路へ供給される前記クロック信号ＣＫには、クロッ
クスキューが発生するものである。このため、前記クロ
ック信号マルチプレクサＭ３に入力される前記クロック
信号ＣＫは、ある程度の遅延をさせることが望ましい。
ダリ・スキャン・レジスタを前記入力バッファＩＤ１や
ＩＤ２へと作り込むようにした場合、前記図１の破線に
示される如く、前記ホールドタイム遅延素子とされる前
記遅延回路Ｄを設けることが望ましい。これは、半導体
集積回路内部における前記クロック信号ＣＫの遅延時間
や、該クロック信号ＣＫが選択されたときの前記クロッ
ク信号ＴＣＫ３の遅延時間を補償するものである。又、
本実施例の如く特に入力バッファに適用した場合、前記
図１の前記出力ＯＵＴが接続される前記内部ロジック７
の回路へ供給される前記クロック信号ＣＫには、クロッ
クスキューが発生するものである。このため、前記クロ
ック信号マルチプレクサＭ３に入力される前記クロック
信号ＣＫは、ある程度の遅延をさせることが望ましい。
【００４２】図３は、本発明が適用された第３実施例の
半導体集積回路に用いられるバウンダリ・スキャン・レ
ジスタの論理回路図である。
半導体集積回路に用いられるバウンダリ・スキャン・レ
ジスタの論理回路図である。
【００４３】この図３に示される如く、本実施例のバウ
ンダリ・スキャン・レジスタは、入力側マルチプレクサ
Ｍ１及び出力側マルチプレクサＭ２と、データ捕獲フリ
ップフロップＦ１及びデータ更新フリップフロップＦ２
とにより構成されている。又、必要に応じ、更に、クロ
ック信号マルチプレクサＭ３を備える。なお、この図３
に示されるＩＮ、ＯＵＴ、ＴＤＩ、ＴＤＯ、ＴＣＫ１、
ＴＣＫ２、Ｓa 及びＳb は、前記図７の対応するものと
同じものである。
ンダリ・スキャン・レジスタは、入力側マルチプレクサ
Ｍ１及び出力側マルチプレクサＭ２と、データ捕獲フリ
ップフロップＦ１及びデータ更新フリップフロップＦ２
とにより構成されている。又、必要に応じ、更に、クロ
ック信号マルチプレクサＭ３を備える。なお、この図３
に示されるＩＮ、ＯＵＴ、ＴＤＩ、ＴＤＯ、ＴＣＫ１、
ＴＣＫ２、Ｓa 及びＳb は、前記図７の対応するものと
同じものである。
【００４４】又、選択信号Ｓc は、前記クロック信号マ
ルチプレクサＭ３を切り替えるものである。該選択信号
Ｓc がＬ状態となると、クロック信号ＴＣＫ２が選択さ
れ、該選択信号Ｓc がＨ状態となるとクロック信号ＣＫ
が選択される。
ルチプレクサＭ３を切り替えるものである。該選択信号
Ｓc がＬ状態となると、クロック信号ＴＣＫ２が選択さ
れ、該選択信号Ｓc がＨ状態となるとクロック信号ＣＫ
が選択される。
【００４５】まず、前記入力側マルチプレクサＭ１は、
外部ロジックへ出力される前記出力ＯＵＴと、スキャン
パス入力ＴＤＩとを択一選択切り替えし、その出力Ｕへ
と出力する。前記データ捕獲フリップフロップＦ１は、
前記入力側マルチプレクサＭ１の出力が、そのデータ入
力Ｄに接続されている。前記出力側マルチプレクサＭ２
は、前記入力ＩＮと、前記データ捕獲フリップフロップ
Ｆ１のデータ出力Ｑとを択一選択切り替えし、その出力
Ｕへと出力する。前記データ更新フリップフロップＦ２
は、前記出力側マルチプレクサＭ２の出力Ｕがそのデー
タ入力Ｄに接続され、そのデータ出力Ｕが前記内部ロジ
ックへの前記出力ＯＵＴとされている。
外部ロジックへ出力される前記出力ＯＵＴと、スキャン
パス入力ＴＤＩとを択一選択切り替えし、その出力Ｕへ
と出力する。前記データ捕獲フリップフロップＦ１は、
前記入力側マルチプレクサＭ１の出力が、そのデータ入
力Ｄに接続されている。前記出力側マルチプレクサＭ２
は、前記入力ＩＮと、前記データ捕獲フリップフロップ
Ｆ１のデータ出力Ｑとを択一選択切り替えし、その出力
Ｕへと出力する。前記データ更新フリップフロップＦ２
は、前記出力側マルチプレクサＭ２の出力Ｕがそのデー
タ入力Ｄに接続され、そのデータ出力Ｕが前記内部ロジ
ックへの前記出力ＯＵＴとされている。
【００４６】この図３に示されるようなバウンダリ・ス
キャン・レジスタにあって、特に、前記データ更新フリ
ップフロップＦ２は、前記図７の同符号のものと同じ目
的に用いられると共に、前記図８の前記フリップフロッ
プＦ４等のような、前述のようなタイミングの同期を取
るため等の目的として設けられるフリップフロップとし
ても用いられる。即ち、該データ更新フリップフロップ
Ｆ２は、半導体集積回路外部へ信号を出力する際などに
用いられる、あるいは、前記内部ロジック７中の回路部
分で信号を出力する際などに用いられる、タイミングの
同期等を目的としたフリップフロップとしても利用され
るものである。
キャン・レジスタにあって、特に、前記データ更新フリ
ップフロップＦ２は、前記図７の同符号のものと同じ目
的に用いられると共に、前記図８の前記フリップフロッ
プＦ４等のような、前述のようなタイミングの同期を取
るため等の目的として設けられるフリップフロップとし
ても用いられる。即ち、該データ更新フリップフロップ
Ｆ２は、半導体集積回路外部へ信号を出力する際などに
用いられる、あるいは、前記内部ロジック７中の回路部
分で信号を出力する際などに用いられる、タイミングの
同期等を目的としたフリップフロップとしても利用され
るものである。
【００４７】本実施例においては、前記データ更新フリ
ップフロップＦ２を、特に、前記図７の同符号のものと
同一目的で動作させる場合、前記クロック信号ＴＣＫ２
を用いるようにしている。一方、該データ更新フリップ
フロップＦ２を、特に、前記図８の前記フリップフロッ
プＦ３やＦ４のように用いる場合、クロック信号ＣＫを
用いるようにしている。このため、前記クロック信号マ
ルチプレクサＭ３により、これらクロック信号ＴＣＫ２
あるいはＣＫを切り替え選択するようにしている。即
ち、該クロック信号ＣＫは、前記図８の前記クロックバ
ッファ５が出力するクロック信号に相当するものであ
る。
ップフロップＦ２を、特に、前記図７の同符号のものと
同一目的で動作させる場合、前記クロック信号ＴＣＫ２
を用いるようにしている。一方、該データ更新フリップ
フロップＦ２を、特に、前記図８の前記フリップフロッ
プＦ３やＦ４のように用いる場合、クロック信号ＣＫを
用いるようにしている。このため、前記クロック信号マ
ルチプレクサＭ３により、これらクロック信号ＴＣＫ２
あるいはＣＫを切り替え選択するようにしている。即
ち、該クロック信号ＣＫは、前記図８の前記クロックバ
ッファ５が出力するクロック信号に相当するものであ
る。
【００４８】なお、前記クロック信号マルチプレクサＭ
３については、複数のバウンダリ・スキャン・レジスタ
にて共用することも可能である。即ち、１つの前記クロ
ック信号マルチプレクサＭ３から出力されるクロック信
号ＴＣＫ３を、複数のバウンダリ・スキャン・レジスタ
それぞれの前記データ更新フリップフロップＦ２に用い
るようにしてもよい。これにより、集積度の向上を図る
ことが可能である。
３については、複数のバウンダリ・スキャン・レジスタ
にて共用することも可能である。即ち、１つの前記クロ
ック信号マルチプレクサＭ３から出力されるクロック信
号ＴＣＫ３を、複数のバウンダリ・スキャン・レジスタ
それぞれの前記データ更新フリップフロップＦ２に用い
るようにしてもよい。これにより、集積度の向上を図る
ことが可能である。
【００４９】このように、本第３実施例で用いられるバ
ウンダリ・スキャン・レジスタによれば、前記データ更
新フリップフロップＦ２を、前記図８の前記フリップフ
ロップＦ４等、タイミングの同期等を目的としたフリッ
プフロップ（ユーザ回路用のフリップフロップ等）の機
能を目的として用いることができ、集積度の向上等を図
ることができる。
ウンダリ・スキャン・レジスタによれば、前記データ更
新フリップフロップＦ２を、前記図８の前記フリップフ
ロップＦ４等、タイミングの同期等を目的としたフリッ
プフロップ（ユーザ回路用のフリップフロップ等）の機
能を目的として用いることができ、集積度の向上等を図
ることができる。
【００５０】更に、本実施例においては、バウンダリ・
スキャン・レジスタの機能として用いた場合、マルチプ
レクサ等を経由せず、前記データ更新フリップフロップ
Ｆ２の出力が直接前記出力ＯＵＴへ出力されているた
め、高速化が可能である。例えば前記図７に比べて、前
記図７の前記データ更新フリップフロップＦ２の出力側
に設けた前記出力側マルチプレクサＭ２のその遅延時間
分を省くことができ、高速化を図ることができる。又、
トランスファゲートを用いたマルチプレクサ等では出力
駆動能力が低下してしまうという問題があるが、本実施
例では前記データ更新フリップフロップＦ２の出力が直
接接続されるため、この点でも高速化が可能である。
スキャン・レジスタの機能として用いた場合、マルチプ
レクサ等を経由せず、前記データ更新フリップフロップ
Ｆ２の出力が直接前記出力ＯＵＴへ出力されているた
め、高速化が可能である。例えば前記図７に比べて、前
記図７の前記データ更新フリップフロップＦ２の出力側
に設けた前記出力側マルチプレクサＭ２のその遅延時間
分を省くことができ、高速化を図ることができる。又、
トランスファゲートを用いたマルチプレクサ等では出力
駆動能力が低下してしまうという問題があるが、本実施
例では前記データ更新フリップフロップＦ２の出力が直
接接続されるため、この点でも高速化が可能である。
【００５１】図４は、本発明が適用された第４実施例の
半導体集積回路の入出力回路領域の模式図である。
半導体集積回路の入出力回路領域の模式図である。
【００５２】この図４に示される如く、本第４実施例に
あっては、出力パッドＰＯ１やＰＯ２を経て半導体集積
回路外部へ信号を出力する際の、出力バッファＯＢ１あ
るいはＯＢ２等で、前記図３に示される本発明が適用さ
れたバウンダリ・スキャン・レジスタ１７a あるいは１
７b が用いられている。本第４実施例についても、前記
第２実施例と同様、複数のバウンダリ・スキャン・レジ
スタにあって、前記クロック信号マルチプレクサＭ３が
共用されている。即ち、１つの該マルチプレクサＭ３か
らの前記クロック信号ＴＣＫ３が、複数のバンダリ・ス
キャン・レジスタ１７a や１７b に用いられる。
あっては、出力パッドＰＯ１やＰＯ２を経て半導体集積
回路外部へ信号を出力する際の、出力バッファＯＢ１あ
るいはＯＢ２等で、前記図３に示される本発明が適用さ
れたバウンダリ・スキャン・レジスタ１７a あるいは１
７b が用いられている。本第４実施例についても、前記
第２実施例と同様、複数のバウンダリ・スキャン・レジ
スタにあって、前記クロック信号マルチプレクサＭ３が
共用されている。即ち、１つの該マルチプレクサＭ３か
らの前記クロック信号ＴＣＫ３が、複数のバンダリ・ス
キャン・レジスタ１７a や１７b に用いられる。
【００５３】又、前記出力バッファＯＢ１やＯＢ２は、
前記バウンダリ・スキャン・レジスタ１７a や１７b と
共に、それぞれ、バッファゲートＢＯ１あるいはＢＯ２
を有するものである。なお、符号ＬＯ１やＬＯ２は、前
記内部ロジック７の論理回路の出力に接続されている。
前記バウンダリ・スキャン・レジスタ１７a や１７b と
共に、それぞれ、バッファゲートＢＯ１あるいはＢＯ２
を有するものである。なお、符号ＬＯ１やＬＯ２は、前
記内部ロジック７の論理回路の出力に接続されている。
【００５４】本第４実施例の如く出力バッファにて本発
明を適用する場合、前記内部ロジック７の動作と同期す
るために用いられる前記クロック信号ＣＫは、該内部ロ
ジック７で用いられるものより速いものが望ましい。こ
れは、該内部ロジック７における前記クロック信号ＣＫ
のクロックスキューを考慮したものである。前記バウン
ダリ・スキャン・レジスタ１７a や１７b に用いる前記
クロック信号ＣＫとして速いものを用いることができな
い場合、前記図３の破線に示される如く、前記ホールド
タイム遅延素子として用いられる前記遅延回路Ｄを設け
ることが望ましい。
明を適用する場合、前記内部ロジック７の動作と同期す
るために用いられる前記クロック信号ＣＫは、該内部ロ
ジック７で用いられるものより速いものが望ましい。こ
れは、該内部ロジック７における前記クロック信号ＣＫ
のクロックスキューを考慮したものである。前記バウン
ダリ・スキャン・レジスタ１７a や１７b に用いる前記
クロック信号ＣＫとして速いものを用いることができな
い場合、前記図３の破線に示される如く、前記ホールド
タイム遅延素子として用いられる前記遅延回路Ｄを設け
ることが望ましい。
【００５５】特に、以上説明した前記第２実施例及び前
記第４実施例にあっては、入出力回路領域へと作り込む
ことで、前記クロック信号ＴＣＫ１やＴＣＫ３に関する
配線のレイアウトを固定、あるいはほぼ固定されたもの
とすることができる。このため、配線長の変動等によっ
て、クロックスキューがばらついてしまうということが
ない。このため、ＡＣ特性（動的な電気的特性）のばら
つきが低減され、又該ＡＣ特性を容易に予測評価するこ
とができる。
記第４実施例にあっては、入出力回路領域へと作り込む
ことで、前記クロック信号ＴＣＫ１やＴＣＫ３に関する
配線のレイアウトを固定、あるいはほぼ固定されたもの
とすることができる。このため、配線長の変動等によっ
て、クロックスキューがばらついてしまうということが
ない。このため、ＡＣ特性（動的な電気的特性）のばら
つきが低減され、又該ＡＣ特性を容易に予測評価するこ
とができる。
【００５６】又、このように動作速度のばらつきを低減
することができるため、例えば前記図１や前記図３の破
線で示される遅延回路Ｄによる遅延時間の設定が容易に
なり、例えば該遅延回路Ｄの遅延時間を決定する遅延素
子の段数の設定が容易となる。 又、前記第１実施例〜
前記第４実施例では、本発明の適用により高速化を図る
ことができるため、前述のようなデータ更新モードでの
動作時等における動作速度の余裕が生じるものである。
このため、例えば複数のバウンダリ・スキャン・レジス
タに対して同一の前記クロック信号ＴＣＫ１やＴＣＫ３
を用いるのではなく、微小時間だけずらした幾つかの前
記クロック信号ＴＣＫ１や、微小時間だけずらした幾つ
かの前記クロック信号ＴＣＫ３により、バウンダリ・ス
キャン・レジスタの動作を相互に微小時間ずらすことも
可能である。これにより、バウンダリ・スキャン・レジ
スタ動作によるピーク消費電力発生を分散することがで
き、スイッチングノイズを低減することも可能である。
することができるため、例えば前記図１や前記図３の破
線で示される遅延回路Ｄによる遅延時間の設定が容易に
なり、例えば該遅延回路Ｄの遅延時間を決定する遅延素
子の段数の設定が容易となる。 又、前記第１実施例〜
前記第４実施例では、本発明の適用により高速化を図る
ことができるため、前述のようなデータ更新モードでの
動作時等における動作速度の余裕が生じるものである。
このため、例えば複数のバウンダリ・スキャン・レジス
タに対して同一の前記クロック信号ＴＣＫ１やＴＣＫ３
を用いるのではなく、微小時間だけずらした幾つかの前
記クロック信号ＴＣＫ１や、微小時間だけずらした幾つ
かの前記クロック信号ＴＣＫ３により、バウンダリ・ス
キャン・レジスタの動作を相互に微小時間ずらすことも
可能である。これにより、バウンダリ・スキャン・レジ
スタ動作によるピーク消費電力発生を分散することがで
き、スイッチングノイズを低減することも可能である。
【００５７】
【発明の効果】以上説明したとおり、本発明によれば、
バウンダリ・スキャン・レジスタを用いながらも、必要
とするトランジスタ等の素子数の増加を抑えながら、集
積度の向上等を図ることができるという優れた効果を得
ることができる。
バウンダリ・スキャン・レジスタを用いながらも、必要
とするトランジスタ等の素子数の増加を抑えながら、集
積度の向上等を図ることができるという優れた効果を得
ることができる。
【図１】本発明が適用された第１実施例の半導体集積回
路に用いられるバウンダリ・スキャン・レジスタの論理
回路図
路に用いられるバウンダリ・スキャン・レジスタの論理
回路図
【図２】本発明が適用された第２実施例の半導体集積回
路の入出力回路領域の模式図
路の入出力回路領域の模式図
【図３】本発明が適用された第３実施例の半導体集積回
路に用いられるバウンダリ・スキャン・レジスタの論理
回路図
路に用いられるバウンダリ・スキャン・レジスタの論理
回路図
【図４】本発明が適用された第４実施例の半導体集積回
路の入出力回路領域の模式図
路の入出力回路領域の模式図
【図５】従来のバウンダリ・スキャン・レジスタが内蔵
された半導体集積回路のチップレイアウトの一例を示す
平面図
された半導体集積回路のチップレイアウトの一例を示す
平面図
【図６】前記従来の半導体集積回路のチップレイアウト
の要部拡大図
の要部拡大図
【図７】従来のバウンダリ・スキャン・レジスタの一例
の論理回路図
の論理回路図
【図８】従来の半導体集積回路の信号入出力部分を示す
模式図
模式図
１…半導体集積回路チップ ３、２０…入出力回路領域 ４a…入力バッファ ４b…出力バッファ ７…内部ロジック １０…ユーザ回路領域 １２…システム回路（内部ロジック） １４…バウンダリ・スキャン・レジスタ １５a、１５b、１７a、１７b…バウンダリ・スキャン・
レジスタ （本発明が適用されたもの） ＩＮ…内部ロジックからの入力 ＯＵＴ…内部ロジックへの出力 ＴＤＩ…スキャンパス入力 ＴＤＯ…スキャンパス出力 ＴＣＫ１〜ＴＣＫ３、ＣＫ…クロック信号 Ｓa〜Ｓc…選択信号
レジスタ （本発明が適用されたもの） ＩＮ…内部ロジックからの入力 ＯＵＴ…内部ロジックへの出力 ＴＤＩ…スキャンパス入力 ＴＤＯ…スキャンパス出力 ＴＣＫ１〜ＴＣＫ３、ＣＫ…クロック信号 Ｓa〜Ｓc…選択信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3193
Claims (4)
- 【請求項１】第１のテストクロック信号ＴＣＫ１、及び
第２のテストクロック信号ＴＣＫ２、又信号を入出力す
る際にタイミングの同期を取る際に用いるクロック信号
ＣＫとを用いるようにし、 データ捕獲入力と、スキャンパス入力とを択一選択し出
力する入力側マルチプレクサと、 該入力側マルチプレクサの出力が、そのデータ入力Ｄに
接続され、そのクロック端子に第１のテストクロック信
号ＴＣＫ１が接続され、その出力Ｑが次段のバウンダリ
・スキャン・レジスタのスキャンパス入力とされるデー
タ捕獲フリップフロップと、 内部ロジック又は外部からの入力と、前記データ捕獲フ
リップフロップのデータ出力Ｑとを択一選択し出力する
出力側マルチプレクサと、 該出力側マルチプレクサの出力がそのデータ入力Ｄに接
続され、そのデータ出力Ｑが内部ロジック又は外部への
出力とされ、そのクロック端子にはクロック信号ＣＫと
第２のテストクロック信号ＴＣＫ２とが択一選択された
信号が接続されているデータ更新フリップフロップとを
有するバウンダリ・スキャン・レジスタを備えたことを
特徴とする半導体集積回路。 - 【請求項２】第１のテストクロック信号ＴＣＫ１、及び
第２のテストクロック信号ＴＣＫ２、又信号を入出力す
る際にタイミングの同期を取る際に用いるクロック信号
ＣＫとを用いるようにし、 後出データ更新フリップフロップの出力と、スキャンパ
ス入力とを択一選択し出力する入力側マルチプレクサ
と、 該入力側マルチプレクサの出力が、そのデータ入力Ｄに
接続され、そのクロック端子に第１のテストクロック信
号ＴＣＫ１が接続され、その出力Ｑが次段のバウンダリ
・スキャン・レジスタのスキャンパス入力とされるデー
タ捕獲フリップフロップと、 内部ロジック又は外部からの入力と、前記データ捕獲フ
リップフロップのデー タ出力Ｑとを択一選択し出力する
出力側マルチプレクサと、 該出力側マルチプレクサの出力がそのデータ入力Ｄに接
続され、そのデータ出力Ｑが内部ロジック又は外部への
出力とされ、そのクロック端子にはクロック信号ＣＫと
第２のテストクロック信号ＴＣＫ２とが択一選択された
信号が接続されているデータ更新フリップフロップとを
有するバウンダリ・スキャン・レジスタを備えたことを
特徴とする半導体集積回路。 - 【請求項３】請求項１又は２において、 前記バウンダリ・スキャン・レジスタが当該半導体集積
回路外部に対して信号を入出力する入出力バッファに作
り込まれ、 前記データ捕獲フリップフロップ用のクロックの配線の
レイアウト、及び、前記データ更新フリップフロップ用
のクロックの配線のレイアウトが固定されていることを
特徴とする半導体集積回路。 - 【請求項４】請求項１又は２において、 前記出力側マルチプレクサへ入力する前記内部ロジック
入力を、前記入力側マルチプレクサへ入力する前記内部
ロジック入力に比べて遅延させる遅延回路を、前記バウ
ンダリ・スキャン・レジスタに備えたことを特徴とする
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6115336A JP3060829B2 (ja) | 1994-05-27 | 1994-05-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6115336A JP3060829B2 (ja) | 1994-05-27 | 1994-05-27 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07318617A JPH07318617A (ja) | 1995-12-08 |
| JP3060829B2 true JP3060829B2 (ja) | 2000-07-10 |
Family
ID=14660030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6115336A Expired - Fee Related JP3060829B2 (ja) | 1994-05-27 | 1994-05-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3060829B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7007213B2 (en) * | 2001-02-15 | 2006-02-28 | Syntest Technologies, Inc. | Multiple-capture DFT system for detecting or locating crossing clock-domain faults during self-test or scan-test |
-
1994
- 1994-05-27 JP JP6115336A patent/JP3060829B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07318617A (ja) | 1995-12-08 |
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