DE2606669C2 - Verfahren zum Testen digitaler Systeme und Vorrichtung zur Durchführung des Verfahrens - Google Patents

Description

Die Erfindung betrifft ein Verfahren zum Testen digitaler Systeme der im Oberbegriff des Anspruchs 1 definierten Art und eine Vorrichtung zur DurcLführung des Verfahrens.

Ein bekanntes Verfahren dieser Art (US-PS 38 05 233) dient zur Fehlerkontrolle einer Gruppe von Steuerlogikeinheiten und findet insbesondere Verwendung in einer zentralen Datenverarbeitungseinheit (CPU). Bei der für die Überwachung zusammengefaßten Gruppe von Steuerlogikeinheiten kann immer nur eine der Steuerlogikeinheiten den Zustand High (H) annehmen, wenn alle Steuerlogikeinheiten ordnungsgemäß arbeiteil. Gemäß dem bekannten Verfahren werden nunmehr die Steuerlogikeinheiten so miteinander verknüpft daß am Ausgang der Verknüpfungsschaltung die Parität aller in den Steuerinformationen vorhandenen Digitalinformationen auftritt Da bei ordnungsgemäßem Arbeiten aller Steuerlogikeinheiten immer nur eine die Information High (H) aufweisen kann, muß das Paritätssignal am Ausgang der Verknüpfungsschakang immer H sein, (st dies nicht der Fall, so liegt ein Fehler vor. Können mehrere Steuerlogikeinheiten gleichzeitig den Zustand H annehmen, so wird zusätzlich ein sog. Check-Bit generiert, derart, daß es bei Verknüpfung mit dem Ausgangssignal der Verknüpfungsschaltung immer die Parität H ergibt, solange kein Fehler vorliegt

Dieses bekannte Verfahren eignet sich ausschließlich zur Überwachung von Steuerlogikeinheiten und Steuerleitungen, nicht hingegen zur Fehlerüberwachung von Datenleitungen. Steuerleitungen und Steuerlogikeinheiten zeichnen sich dadurch aus, daß ihr Zustand bzw. die in ihnen vorhandenen Steuerinfomationen zu jedem Zeitpunkt bekannt ist, so daß auch die Parität einer Gruppe von Steuerlogikeinheiten zu jedem Zeitpunkt festliegt, wenn diese ordnungsgemäß arbeiten. Bei Datenströmen hingegen ist der Zustand der verschiedenen Funktionseinheiten zu keinem Zeitpunkt bekannt was die Anwendung des bekannten Verfahrens zur Fehlerkontrolle ausschließt Darüber hinaus erfordert eine Vorrichtung zur Durchführung des bekannten Verfahrens einen nicht unbeträchtlichen Hardware-Aufwand an jeder zu überwachenden Gruppe von Steuerlogikeinheiten, da jede Gruppe mit einem kompletten Paritätsprüfer versehen und mit einer Vergleichs- und Fehleranzeigevorrichtung ausgestattet werden muß.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren der eingangs genannten Art und eine Vorrichtung zur Durchführung des Verfahrens anzugeben, mit welchen bei geringem technischen Aufwand anlagenintern Funktionseinheiten im Datenfluß auf evtl. vorhandene Fehler geprüft und auftretende Fehler lokalisiert werden können.

Diese Aufgabe ist hinsichtlich des Verfahrens der im Oberbegriff des Anspruchs 1 definierten Art erfindungsgemäß durch die Merkmale im Kennzeichnungsteil des Anspruchs 1 und hinsichtlich der Vorrichtung durch die Merkmale im Kennzeichnungsteil des Anspruchs 4 gelöst Das erfindungsgemäße Verfahren hat den Vorteil, daß es sowohl zur Fehlerkontrolle von im Datenfluß liegenden Funktionseinheiten als auch zur

Oberprüfung von Steuerlogikeinheiten verwendet werden kann. Durch die zentrale Verarbeitung der an den verschiedenen Funktionseinheiten ermittelten Paritäten ist der Aufwand pro überwachter Funktionseinheit erheblich reduziert Bei jeder Funktionseinheit ist nur noch pro Meßstelle ein einziger Paritätsprüfer vorhanden, der die Parität der an der Meßstelle anstehenden Digitalinformation generiert und als 1-Bit-Signal ausgibt. Für alle zu überprüfenden Funktionseinheiten ist unabhängig von ihrer Zahl und der Zahl ihrer Meßstellen nur eine einzige zentrale Auswertestelle notwendig, die alle Sollparitäten auftretender Testwörter für jede Meßstelle der Funktionseinheiten zum Vergleich mit den an dsn Meßstellen generierten Paritäten abgespeichert enthält Durch die Umwandlung der Λ-Bit-Digitalinformationen an den Funktionseinheiten in charakteristische 1-Bit-Paritätssignale und die Übertragung der Paritätssignale zu der Zentralstelle reduziert sich auch der Aufwand an baugruppenexter-Fig, 1 eine Darstellung der schaltungstechnischen Anordnung eines Paritätsprüfers an einer Funktionseinheit,

Fig,2 ein Blockschaltbild der Vorrichtung zum Testen eines digitalen Systems,

Fig. 1 zeigt die Paritätsprüfung in der Baugruppe einer Funktionseinheit beispielsweise einem Schieberegister, in dem das 8 Bit umfassende Ausgangssignal des Schieberegisters als Meßstelle definiert ist Der ίο unmittelbar an der Meßstelle in der zugehörigen Baugruppe installierte Paritätsprüfer ermittelt die Parität beispielsweise derart, daß bei einer geraden Zahl von Bits im Zustand H das 1-Bit-Ausgangssignal sich im Zustand L, bei einer ungeraden Zahl von Bits im is Zustand H jedoch im Zustand H befindet Das so gebildete 1-Bit-Signal je Meßstelle geht nach Fig.2 zum Multiplexer.

Fig.2 zeigt das Schaltbild der Vorrichtung zum Testen eines digitalen Systems. Das zu testende System

nen Leitungsverbindungen. Für die Übertragung der 20 wird zum Zwecke des Testens von der Eingabe 1 durch Meßergebnisse ist pro Funktionsekibeit bzw. pro den Umschalter 2 abgetrennt Gleichzeitig wird der Meßstelle an jeder Funktionseinheit eine einzige ~~

an
Leitung notwendig.

Eine vorteilhafte Ausgestaltung des erfindungsgemäßen Verfahrens ergibt sich aus Anspruch 2. Dadurch, daß für eine Anzahl von Digitalinformationen pro zu überprüfender Funktionseinheit bzw. pro Meßstelle der Funktionseinheit jeweils die Paritäten generiert und diese mit einer entsprechenden Anzahl von zugehörigen Sollparitäten verglichen wird, kann man die Wahrscheinlichkeit der Fehlererkennung beträchtlich steigern. Bei der Generierung von einer einzigen Parität und dem Durchführen eines einzigen Vergleichs mit der entsprechenden Sollparität zum Beispiel, beträgt die Wahrscheinlichkeit der Fehlererkennung 50%. Bei zwanzig Paritätsgenerierungen pro zu überprüfender Funktionseinheit bzw. Meßstelle darin und entsprechendem Abgleich mit den zugehörigen Sollparitäten beträgt die Wahrscheinlichkeit der Fehlererkennung bereits nahezu 100%. Die Wahrscheinlichkeit der Fehlererkennung folgt dabei der Gleichung

JOO-I-4,

wobei π die Anzahl der auf einer Funktionseinheit bzw. Meßstelle an der Funktionseinheit entfallenden Paritätsprüfungen ist also η Paritätsgenerierungen und π Vergleiche mit π zugehörigen Sollparitäten pro Funktionseinheit

Eine besonders zweckmäßige Vorrichtung zum Durchführen des erfindungsgemäßen Verfahrens ergibt sich aus Anspruch 4, insbesondere in Verbindung mit einem oder mehreren der folgenden Ansprüche.

Eine besonders vorteilhafte Ausführungsform der Erfindung ergibt sich dabei aus Anspruch 5. Durch Vorsehen des Multiplexers in der Verbindung zwischen der zentralen Auswertevorrichtung und den verschiedenen Paritätsprüfern ist nur noch eine einzige Leitung

Testwortgenerator 3 an den Eingang der- Signalverarbeitungskette, bestehend aus den Funktionen 1—4, 5—10 und /—* angeschaltet Jede dieser Funktionseinheiten besitzt definierte Meßstellen, die über Paritätsprüfer abgeprüft werden. Die Ausgänge 7 der Paritätsprüfer werden über den Multiplexer 8 der zentralen Auswertung 16 zeitseriell zugeführt In der zentralen Auswertung 16 werden die einzelnen Paritäten einem 1-Bit-Komparator zugeführt der prüft ob Übereinstimmung zwischen Ist- und Sollparität besteht Die für diesen Vergleich erforderliche Soll-Parität wird im vorliegenden Beispiel dem Sollparitätsspeicher 11 entnommen.

Das Ergebnis der für den Test einer Meßstelle erforderlicher! π Paritätsvergleiche wird im Fehlerspeicher 10 registriert und nach Abschluß des Tests auf der Fehleranzeige 15 angezeigt

Die Steuerschaltung 12 steuert über die Leitung 13 den Testwortgenerator 3 und über die Leitung 14 den Multiplexer 8. Als Testwortgenerator 3 kann beispielsweise ein digitaler Pseudozufallsfolgen-Generator dienen.

Das durch den Pseudozufallsfolgen-Generator erzeugte Bit-Muster wird über den umgelegten Umschalter 2 in die Funktionseinheiten 4, 5, 6 eingespeist Im Verlauf einer synchron getakteten Signalverarbeitung liegen die einzelnen Digitalinformationen in gleicher oder veränderter Struktur zu einem späteren Zeitpunkt v) an den einzelnen Meßstellen der Funktionseinheiten 4 bis 6 vor. Durch die Paritätsprüfung der einzelnen Digitalinformationen wird festgestellt ob die einzelnen Bit-Muster einer Meßstelle eine gerade oder ungerade Zahl von 3its im logischen Zustand L oder H enthalten. Die als Ergebnis dieser Paritätsprüfung erhaltene Ist-Parität wird in der zentralen Auswertevorrichtung 16 mit einer Soll-Parität verglichen, die zu dem vorgegebenen Zeitpunkt bereitgestellt wird und der Parität des Bit-Musters an der entsprechenden Meßstel-

zwischen der zentralen Auswertevorrichtung und dem 60 i_e entspricht wenn letztere ordnungsgemäß arbeitet räumlich den Funktionseinheiten zugeordneten Multi- Weicht die Ist-Parität νοη der Soll-Parität ab so wird plexer erforderlich. Der Aufwand an baugruppenexter- auf Fehler erkannt Ein vorhandener Fehler wird mit der nen Leitungsverbindungen läßt sich damit noch weiter eingangs beschriebenen Wahrscheinlichkeit erkannt reduzieren. _Durcn mehrmaliges Abfragen und Auswerten der zu Die Erfindung ist anhand eines in der Zeichnung 65 den Digitalinformatior?n der zu überprüfenden Funkdargestellten Ausführungsbeispiels einer Vorrichtung tionseinheiten 4 bis 6 gehörigen Paritäten wird das zum Testen digitaler Systeme im folgenden näher erwünschte Ergebnis mit wesentlich reduziertem beschrieben. Es zeigt Aufwand erreicht.

Hierzu 2 Blatt Zeichnungen

Claims (8)

1. Patentansprüche:

   U Verfahren zum Testen digitaler Systeme, bei welchem man als Kriterium für die Fehlerkennung die Parität von an ausgewählten Meßstellen in Funktionseinheiten anstehenden π Bit umfassenden Digitalmfonnationen generiert, mit einer Sollparität vergleicht und bei Abweichung auf Fehler erkennt, dadurch gekennzeichnet, daß man die lb Digitalinformationen durch Belegen der Funktionseinheiten (4,5, 6) mit Testwörtern erzeugt und die generierten Paritäten einer zentralen Auswertevorrichtung (16) zufuhrt, daß man den Testwörtern zugeordnete Sollparitäten, die determiniert durch is Rechnung oder empirisch bestimmt werden, in der zentralen Auswertevorrichtung (16) für jede Meßstelle bereitstellt und den Vergleich und die Fehleraussage in der zentralen Auswertevorrichtung (16) vernimmt
2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß man die Paritäten einer Anzahl von sequentiellen Digitalinformationen pro zu überprüfender Funktionseinheit (4,5, 6) generiert, diese — ggf. nach Zwischenspeicherung — zeitseriell der zentralen Auswertevorrichtung (16) zuführt und dort mit einer entsprechenden Anzahl von zugehörigen Sollparitäten vergleicht
3. 3. Verfahren nach Ansprach 2, dadurch gekennzeichnet, daß man die Vergleichsergebnisse speichert und erst nach Vorliegen einer vorgebbaren Anzahl von einer Funktionseinheit (4, 5, 6) zugehörigen Vergleichsergebnissen die Fehleraussage vornimmt
4. 4. Vorrichtung zum Durchführen des Verfahrens nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß den zu überprüfenden Funktionseinheiten (4, 5, 6) Paritätsprüfer räumlich unmittelbar zugeordnet sind und daß eine mit den Paritätsprüfern verbundene zentrale Auswertevorrichtung (16) vorgesehen ist, die einen Sollparitäts-Speicher (11) und mindestens einen Komparator (9) aufweist, an dem eingangsseitig einerseits die Ausgänge der Paritätsprüfer und andererseits der Datenausgang des Sollparitäts-Speichers (11) angeschlossen sind
5. 5. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß in die Verbindung der Paritätsprüfer mit der Auswertevorrichtung (16) ein Multiplexer (8) eingeschaltet ist, dessen Eingänge an den Ausgängen (7) der Paritätsprüfer angeschlossen sind und dessen Ausgang mit dem Eingang des Komparators (9) verbunden ist
6. 6. Vorrichtung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die Funktionseinheiten (4, S, 6) über einen Umschalter (2) mit einem Testwortgenerator (3), vorzugsweise einem digitalen Pseudozufallsfolgen-Generator, verbunden sind.
7. 7. Vorrichtung nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, daß die Auswertevorrich* tung (16) einen mit dem Ausgang des Romparators (9) verbundenen Fehlerspeicher (10) aufweist, der seinerseits an eine Fehler-Anzeigevorrichtung (15) angeschlossen ist
8. 8. Vorrichtung nach einem der Ansprüche 4 bis 7, dadurch gekennzeichnet, daß die Auswertevorrichtung (16) eine den Testwortgenerator (3), den Multiplexer (8), den Sollparitäts-Speicher (11) und den Fehlerspeicher (10) steuernde Steuerschaltung (12) aufweist