DE2023741B2 - - Google Patents

Description

Die Erfindung betrifft eine Testeinrichtung nach dem Oberbegriff des Anspruchs 1 für komplexe elektronische Logikbaugruppen mit zahlreichen äußeren Anschlüssen.

Aus der US-PS 32 86 175 ist bereits eine Testeinrichtung dieser Gattung bekannt, welche einen Signalgenerator aufweist der eine Folge von Eingangssignalkombinationen erzeugt Weiter ist bei der bekannten Testeinrichtung eine mit der jeweils zu testenden Logikbaugruppe funktionsidentische Bezugslogikschaltung vorgesehen, und die vom Signalgenerator erzeugten Eingangssignalkombinationen werden jeweils gleichzeitig an die Eingänge der zu testenden Logikbaugruppe und die Eingänge der Bezugslogikschaltung angelegt Ein Vergleicher vergleicht die sich jeweils aufgrund der angelegten Eingangssignalkombinationen an den Ausgängen der zu testenden Logikbaugruppe und der Bezugslogikschaltung ergebenden Ausgangssignalkombinationen und liefert ein Fehlermeldesignal, wenn keine Koinzidenz zwischen der jeweiligen Ausgangssignalkombination der zu testenden Logikbaugruppe und der entsprechenden Ausgangssignalkombination der Bezugslogikschaltung vorliegt Bei der bekannten Testeinrichtung ist vorgesehen, die

ίο jeweils zu testenden Logikbaugruppen durch Anlegen sämtlicher möglicher Eingangssignalkombinationen zu prüfen. Bei einer großen Anzahl äußerer Anschlüsse der zu testenden Logikbaugruppen ist dies aber praktisch nicht mehr durchführbar, da sich bei vielen Eingängen so

is viele verschiedene Eingangssignalkombinationsmöglichksiten ergeben, daß, wollte man alle diese Kombinationsmöglichkeiten zur Prüfung verwenden, sich praktisch unendlich lange Prüfzeiten ergeben würden. Ferner ist es aus »IEEE Transactions on Electronic Computers«, VoL EC-15, No. 1, Februar 1966, Seiten 66 bis 73, bekannt für komplexe elektronische Logikbaugruppen mit zahlreichen äußeren Anschlüssen auf mathematischem Wege ein Minimum an für eine vollständige Prüfung notwendigen Eingangssignalkom binationen zu ermitteln, wobei gerade so viele verschiedene anzulegende Eingangssignalkombinationen ermittelt werden, daß alle vorhandenen Datenflußkanäle zwischen Eingängen und Ausgängen der Logikbaugruppen getestet werden können. Es handelt sich dabei also um eine Art Minimierungsverfahren, wie es in prinzipiell ähnlicher Form auch zur Ermittlung von den geringstmöglichen Aufwand benötigenden Logiknetzwerken beim Entwurf von logischen Schaltungen aufgrund gegebener Wahrheitstabellen oder logischer Gleichungen angewandt wird. Im Prinzip geht also diese Veröffentlichung ebenso wie die US-PS 32 86 175 davon aus, daß eine vollständige Prüfung der Logikbaugruppen unentbehrlich ist Die Durchführung eines solchen Minimierungsverfahrens bedeutet natürlich einen ganz erheblichen Arbeits- und Zeitaufwand und muß für jeden Logikbaugruppentyp gesondert vorgenommen werden.

Schließlich ist aus »Proceedings IEE«, Vol. 116, No. 1, Januar 1969, Seiten 22 bis 34, ein Pseudozufallsimpuls generator bekannt, der unter anderem auch zum Testen von Digitalschaltungen anwendbar ist. Dabei handelt es sich um einen im wesentlichen aus zwei Schieberegistern aufgebauten Zufallsimpulsgenerator zur Erzeugung einer pseudozufälligen Impulskette, also einer Reihe von zeitlich aufeinanderfolgenden, jeweils dem Binärzustand L entsprechenden Impulsen mit unregelmäßigen zeitlichen Abständen, oder, genauer ausgedrückt zur taktgesteuerten Erzeugung einer zeitlichen Folge von Binärzuständen, wobei L-Zustände und O-Zustände in unregelmäßiger, pseudozufälliger Folge nacheinander erscheinen. Mit einem solchen Impulsgenerator läßt sich aber jeweils nur der Zustand eines einzigen Eingangs einer Digitalschaltung variieren. Der Erfindung liegt die Aufgabe zugrunde, eine Testeinrichtung der eingangs genannten Art zu schaffen, die mit vertretbarem technischem Aufwand einerseits und mit vertretbarem Zeitaufwand andererseits sowie ohne Notwendigkeit eines an den jeweils zu testenden Logikbaugruppentyp spezifisch angepaßten Testprogramms eine hinreichend zuverlässige Prüfung komplexer elektronischer Logikbaugruppen mit einer großen Anzahl äußerer Anschlüsse ermöglicht. Diese Aufgabe wird gemäß der Erfindung durch die

im kennzeichnenden Teil des Anspruchs 1 angegebene Anordnung gelöst

Die erfindungsgemäße Testeinrichtung arbeitet also im Gegensatz zu den beiden oben erwähnten bekannten Möglichkeiten der Prüfung von Logikbaugruppen mit mehreren Anschlüssen nicht mit eiuer lückenlosen Überprüfung jeder einzelnen Logikbaugruppe, sondern mit Hilfe einer pseudozufälligen Folge von Eingangssignalkombinationen. Damit bringt die Erfindung den Vorteil, daß mit wirtschaftlichem Aufwand eine sehr hohe Anzaiii stichprobenartiger Prüfungen an jeder einzelnen zu testenden Logikbaugruppe vorgenommen werden kann und mögliche Fehler zwar nicht mit absoluter Sicherheit, jedoch mit sehr hoher Wahrscheinlichkeit erkannt werden können. Ein sehr wesentlicher Vorteil der erfindungsgemäßen Testeinrichtung liegt darin, daß sie für keinen bestimmten Logikbaugruppentyp zugeschnitten ist, sondern ohne weitere Maßnahmen zum Testen beliebiger Logikbaugruppentypen einsetzbar ist

Zweckmäßige Ausgestaltungen der Erfindung sind Gegenstand der Unteransprüche.

Ein Ausführungsbeispiel der Erfindung wird nachstehend mit Bezug auf die Zeichnungen mehr im einzelnen beschrieben. Es zeigt

F i g. 1 ein Blockschaltbild einer Testeinrichtung nach der Erfindung,

F i g. 2 ein nähere Einzelheiten zeigendes Blockschaltbild der Testeinrichtung,

Fig.3 ein Blockschaltbild des Pseudozufallsgeneraiors der Testeinrichtung,

Fig.4 ein Blockschaltbild des Auswerteteils der Testeinrichtung, der eine Impulsformer- und Zeitsteuerschaltung, eine Schwellenwert-Diskriminatorschaltung und einen Vergleicher umfaßt,

Fig.5 ein die Arbeitsweise der Impulsformer- und Zeitsteuerschaltung erläuterndes Impulsdiagramm und

Fig.6 ein die Arbeitsweise der Schwellenwert-Diskriminatorschaltung erläuterndes Diagramm.

Gemäß dem Blockschaltbild nach F i g. 1 weist die Testeinrichtung einen Pseudozufallsgenerator 10, der eine pseudozufällige Folge von Binärzahlen an die Eingänge einer zu testenden Logikbaugruppe 20 sowie gleichzeitig an die Eingänge einer Bezugslogikschaltung 30 anlegt und einen die jeweils an den Ausgängen der zu testenden Logikbaugruppe und der Bezugslogikschaltung erscheinenden Ausgangssignalkombinationen miteinander vergleichenden Vergleicher 40 auf, der, falls diese Ausgangssignalkombinationen der zu testenden so Logikbaugruppe und der Bezugslogikschaltung nicht miteinander identisch sind, ein Fehlermeldesignal erzeugt

Fig.2 zeigt ein ausführlicheres Blockschaltbild der Testeinrichtung.

Ein Taktgeber 50 erzeugt Taktimpulse, die einem Schieberegister 60 zugeführt werden. Der Ausgang des Schieberegisters 60 ist mit einem weiteren Schieberegister 65 sowie mit einer Pufferschaltung 70 verbunden. Die beiden Schieberegister 60 und 65 und die Pufferschaltung 70 bilden zusammen den Zufallsgenerator 10, der eine pseudozufällige Folge von Binärsignalkombinationen erzeugt.

Die Pufferschaltung 70, die über ein Verzögerungsglied 52 die Taktimpulse erhält, legt die pseudozufälli- es gen Binärsignalkombinationen einerseits an die Bezugslogikschaltung 30 und andererseits über eine Impulsformer- und Zeitsteuerschaltung 80, die über ein weiteres Verzögerungsglied 54 mit den Taktimpuhen versorgt wird, an die getestete Logikbaugruppe 20 an. Eine Schwellenwert-Diskriminatorschaltung 90 überprüft jedes Ausgangssignal der getesteten Logikbaugruppe 20 daraufhin, ob es oberhalb eines oberen Schwellenwerts oder unterhalb eines unteren Schwellenwerts liegt und setzt es in ein entsprechendes Binärsignal um. Die Ausgangssignale dieser Schwellenwert-Diskrimina-♦orschaltung 90 sowie der Bezugslogikschaltung 30 werden dem Vergleicher 40 zugeführt

Fi g. 3 zeigt wiederum in Form eines Blockschaltbildes, nähere Einzelheiten des Zufallsgenerators 10. Der Zufallsgenerator 10 hat beispielsweise 48 parallele Ausgänge zum Testen von Logikbaugruppen mit bis zu 48 Eingängen.

Demzufolge hat das Schieberegister 65, das jeweils eine Signalkombination an die Pufferschaltung 70 abgibt 48 Stufen und somit 48 parallele Ausgänge. Das Schieberegister 60 hat 49 Stufen, also eine mehr als die maximale Anzahl der Eingänge der zu testenden Logikbflugruppe. Die 49. Stufe des Schieberegisters 60 ist mit dessen erster Stufe verbunden und ist außerdem über eine Impulstreiberschaltung 68 mit dem Schieberegister 65 verbunden. Die anderen 48 Ausgänge des Schieberegisters 60 sind an die Pufferschaltung 70 angeschlossen. Der dargestellte zweite Ausgang der 49. Stufe des Schieberegisters 60 ist in üblicher Weise lediglich ein invertierter, ebenfalls mit der ersten Stufe verbundener Ausgang.

Zum Einstellen der Anfangsbedingungen des Schieberegisters 60 wird diesem über den dargestellten Einstellanschluß ein Einstellimpuls zugeführt der bewirkt daß die ersten 48 Stufen jeweils auf den 0-Zustand und die 49. Stufe auf den L-Zustand eingestellt wird. Die vom Taktgeber 50 kommenden Taktimpulse gelangen über eine Torschaltung 62, welcher außerdem ein vom Vergleicher 40 kommendes Signal zugeführt wird, und über eine Impulstreiberschaltung 64 zu den einzelnen Stufen des Schieberegisters 60. Außerdem werden die Taktimpulse einem Zähler 66 zugeführt der die Anzahl der erzeugten Testsignalkombinationen zählt. Da die 49. Stufe beim Einstellen auf den L-Zustand gestellt worden ist, wird das L-Signal fortschreitend durch das Schieberegister 60 hindurchverschoben.

In die 48 Stufen des anderen Schieberegisters 65 kann zur Herstellung von Anfangsbedingungen mittels Einstell- und Rückstellanschlüssen jede beliebige Anfangssignalkombination eingespeichert werden. Jeder der 48 Stufen wird der als Verschiebeimpuls dienende Ausgangsimpuls der Impulstreiberschaltung 68 zugeführt Die Ausgänge der 48 Stufen des Schieberegisters 65 sind an die Pufferschaltung 70 angeschlossen.

Dem Schieberegister 65 ist ein exklusives ODER-Glied 12 zugeordnet das ausgangsseitig mit der ersten Stufe verbunden ist und dessen beide Eingänge beispielsweise an die dritte und 48. Stufe des Schieberegisters 65 angeschlossen sind.

Die beiden Schieberegister 60 und 65 arbeiten folgendermaßen:

Nach dem Einstellen der Anfangsbedingungen läuft der ursprünglich in die 49. Stufe des Schieberegisters 60 eingestellte L-Zustand unter der Steuerung durch die Taktimpulse des Taktgebers 50 kontinuierlich in diesem Schieberegister um, so daß an den Ausgängen der 49 Schieberegisterstufen nacheinander ein L-Signal erscheint. Bei jedem 49. Taktimpuls des Taktgebers 50 erscheint das L-Signal am Ausgang der 49. Stufe, so daß

dann die Impulstreiberschaltung 68 einen Verschiebeimpuls an die 48 Stufen des Schieberegisters 65 anlegt und der Inhalt dieses Schieberegisters um eine Stufe weiterverschoben wird. Der dabei jeweils in der ersten Stufe des Schieberegisters 65 neu eingestellte Zustand hängt von den jeweiligen Ausgangssignalen der dritien und 48. Stufe ab, aufgrund derer das Ausgangssignal des exklusiven ODER-Glieds 12 gebildet wird. Sind die Ausgangssignale der dritten und 48. Stufe gleich, wird die erste Stufe jeweils auf den O-Zustand gestellt, und sind die Ausgangssignale der dritten und 48. Stufe ungleich, wird die erste Stufe jeweils auf den L-Zustand gestellt

Der Pufferschaltung 70 werden die 48 parallelen Ausgangssignale der ersten 48 Stufen des Schieberegisters 60, die 48 paralleler. Ausgangssignale des Schieberegisters 65 und die vom Verzögerungsglied 52 kommenden Taktimpulse zugeführt Entsprechend den jeweils 48 Ausgangssignalen der beiden Schieberegister 60 und 65 weist die Pufferschaltung 70 eine Anzahl von 48 gleichartigen Schaltkreisen auf, von denen in F i g. 3 der Einfachheit halber nur einer dargestellt ist, nämlich der der jeweils ersten Stufe der beiden Schieberegister zugeordnete Schaltkreis.

Jeder dieser Schaltkreise weist gemäß Fig.3 ein Und-Glied 71 auf, dessen einem Eingang die Taktimpulse und dessen anderem Eingang das jeweilige Ausgangssignal der betreffenden Stufe des Schieberegisters 60 zugeführt werden. Das Ausgangssignal des Und-Glieds 71 bildet ein Torsteuersignal für ein Speicherglied 72, dessen Dateneingang das Ausgangssignal der betreffenden Stufe des Schieberegisters 65 zugeführt wird und das eine Torschaltung und eine Selbsthalteschaltung zum Halten des jeweils eingegebenen Datensignals enthält Das Torsteuersignal ermöglicht das Einspeichern des jeweiligen Ausgangssignals der betreffenden Stufe des Schieberegisters 65 in das Speicherglied 7Z Der Schrägstrich am Ausgang des Speicherglieds 72 bedeutet daß das Ausgangssignal invertiert wird. Das sich aufgrund des gespeicherten Eingangssignals ergebende Ausgangssignal des Speichergüeds 72 bleibt jeweils so lange unverändert bis aufgrund eines neuen Torsteuersignals aus dem Und-Glied 71 ein neues Eingangssignal vom Ausgang der betreffenden Stufe des Schieberegisters 65 eingespeichert wird.

Das Ausgangssignal des Speichergüeds 72 wird dem einen Eingang eines invertierenden Und-Glieds 74 zugeführt an dessen anderem Eingang das Ausgangssignal eines Inverters 73 anliegt Das Ausgangssignal des Und-Glieds 74 wird wiederum einem Eingang eines weiteren invertierten Und-Glied 76 zugeführt, an dessen anderem Eingang das Ausgangssignal eines Inverters 75 anliegt Diese Schaltung hat folgenden Zweck:

Obwohl es normalerweise genügt zum Prüfen der Funktion der Logikbaugruppen die Zufallssignalkombinationen nur an die Eingangsanschlüsse der Logikbaugruppen anzulegen, kann es in manchen Fällen vorteilhaft sein, an gewisse Eingänge der Logikbaugruppen ein ständiges 0- oder L-Signal anzulegen, und Ausgänge ständig auf einem 0-Pegel (niedriger Spannungspegel) oder einem L-Pegel (hoher Spannungspegel) zu halten, um einen richtigen Widerstandsabschluß zu gewährleisten. Dies kann bei der eben beschriebenen Schaltung dadurch erreicht werden, daß bei dem dem betreffenden Ausgang des Zufallsgenerators zugeordneten Schaltkreis der Pufferschaltung 70 ein ständiges L-Signal an den Eingang des Inverters 73, wodurch am Ausgang des Und-Glieds 76 ein ständiger O-Signalpegel erzwungen wird, oder an den Eingang des Inverters 75 angelegt wird, wodurch am Ausgang des Und-Glieds 76 ein ständiger L-Signalpegel erzwungen wird. Soll kein bestimmter Signalpegel am Ausgang des Und-Glieds 76 erzwungen werden, werden die Eingänge beider Inverter 73 und 75 auf dem O-Pegel gehalten. In diesem Fall wird das Ausgangssignal des Und-Glieds 76 durch das jeweilige Ausgangssignal des Speichergüeds 72

ίο bestimmt

Das Ausgangssignal des Und-Glieds 76 gelangt jeweils einerseits an den zugeordneten Anschluß der Bezugslogikschältung 30 und andererseits an einen zugeordneten Anschluß der Impulsformer- und Zeitsteuerschaltung 80. Diese Impulsformer- und Zeitsteuerschaltung 80 nimmt eine zeitgesteuerte Impulsformung derart vor, daß jeweils Impulse mit kurzer Anstiegszeit und richtigem Spannungspegel taktrichtig an die getestete Logikbaugruppe 20 angelegt werden.

Die Impulsformer- und Zeitsteuerschaltung 80 weist wiederum 48 gleichartige Schaltkreise auf, von denen einer in F i g. 4 dargestellt ist Demgemäß weist jeder Schaltkreis der Impulsformer- und Zeitsteuerschaltung 80 ein Und-Glied 83, dessen einem Eingang die vom Verzögerungsglied 54 kommenden und zuvor in einem Inverter 81 invertierten Taktimpulse und dessen anderem Eingang über ein Verzögerungsglied 82 das jeweilige Ausgangssignal der Pufferschaltung 70 zugeleitet werden, weiter ein Und-Glied 84, dessen einem Eingang das Ausgangssignal der Pufferschaltung 70 und dessen anderem Eingang die nichtinvertierten Taktimpulse vom Verzögerungsglied 54 zugeführt werden, und schließlich ein Oder-Glied 85 auf, an dessen beide Eingänge die Ausgänge der beiden Und-Glieder 83 und 84 angeschlossen sind und dessen Ausgang das gestalt- und zeitrichtige Testsignal liefert

Wie F i g. 5 erläutert, erscheint folglich am Ausgang 87 des Oder-Glieds 85 jeweils dann ein L-Signal, wenn entweder ein L-Signal auf der von der Pufferschaltung 70 kommenden Eingangsleitung 88 mit einem Taktimpuls auf der Leitung 86 zusammenfällt oder wenn ein verzögertes L-Signal auf der Ausgangsleitung 89 des Verzögerungsglieds 82 mit einer Taktimpulspause zusammenfällt

Das Antwortsignal jedes Teststiftes bzw. Testanschlusses der getesteten Logikbaugruppe gelangt zu der Schwellenweit-Diskriminatorschaltung 90, die für jeden Testanschluß der getesteten Logikbaugruppe zwei Spannungsdetektoren 92 und 94 aufweist von weichen der eine Spannungsdetektor 92 auf einen oberen Schwellenwert des Antwortsignals und der andere Spannungsdetektor 94 auf einen unteren Schwellenwert des Antwortsignals anspricht Sprechen beide Spannungsdetektoren an, ist offensichtlich ein Fehler, beispielsweise in Form einer Leitungsunterbrechung, eines Kurzschlusses oder einer Verstimmung in der getesteten Logikbaugruppe vorhanden. Gibt nur einer der beiden Spannungsdetektoren ein Ausgangssignal ab, muß das Ergebnis mit dem entsprechenden Antwortsignal der Bezugslogikschaltung 30 verglichen werden, um festzustellen, ob das betreffende Antwortsignal der getesteten Logikbaugruppe richtig ist

Außer dem Antwortsignal des betreffenden Testanschlusses der getesteten Logikbaugruppe wird dem Spannungsdetektor 92 ein dem oberen Schwellenwert entsprechendes Bezugsspannungssignal und dem Spannungsdetektqr 94 ein dem unteren Schwellenwert entsprechendes Bezugsspannungssignal zugeführt

Fig.6 zeigt den Wert der Ausgangssignale Cund B der beiden Spannungsdetektoren 92 und 94 in Abhängigkeit vom Pegel des Antwortsignal des jeweiligen Teststiftes.

Der ebenfalls in F i g. 4 mehr im einzelnen dargestellte Vergleicher 40 empfängt die Ausgangssignale C und ßder Schwellenwert-Diskriminatorschaltung sowie das jeweils betreffende Antwortsignal der Bezugslogikschaltung 30. Der Vergleicher 40 weist ein Und-Glied 43, dessen einem Eingang das in einem Inverter 41 invertierte Ausgangssignal C des Spannungsdetektors 92 und dessen anderem Eingang das betreffende Antwortsignal der Bezugslogikschaltung 30 zugeführt wird, und ein Und-Glied 44 auf, dessen einem Eingang das in einem Inverter 42 invertierte Antwortsignal der Bezugslogikschaitung 30 und dessen anderem Eingang das Ausgangssignal B des Spannungsdetektors 94 zugeleitet wird. Die Ausgänge der beiden Und-Glieder 43 und 44 sind an ein invertierendes Oder-Glied 45 angeschlossen, dessen Ausgangssignal über einen Inverter 46 an den einen Eingang eines Und-Glieds 47 gelangt, an dessen anderem Eingang ein Torsteuersignal »Test ein« angelegt wird, wenn mit dem betreffenden Schaltkreis des Vergleichers ein Teststift verbunden ist. Dem Und-Glied 47 ist ein Speicherglied 48 nachgeschaltet, dem außerdem Taktimpulse vom Verzögerungsglied 56 als Torsteuersignale zugeführt werden. Das Ausgangssignal des Speicherglieds 48 gelangt an einen Eingang eines Oder-Glieds 49, an welches die

') Vergleichsergebnissignale für sämtliche Teststifte angelegt werden.

Erscheint am Ausgang eines der beiden Und-Glieder 43 und 44 ein L-Signal, so ist ein Fehler vorhanden. Dieser Fall tritt auch ein, wenn ein Antwortsignal eines

κι Teststiftes im Bereich zwischen dem oberen Schwellenwert und dem unteren Schwellenwert liegt, so daß das Ausgangssignal C den 0-Pegel und das Ausgangssignal B den L-Pegel hat. Erscheint an einem der beiden Und-Glieder 43 und 44 ein L-Signal, tritt auch am

r> Ausgang des Speicherglieds 48 ein L-Signal auf. Im Fehlerfalle tritt daher an dem invertierenden Ausgang des Oder-Glieds 49 ein 0-Signal auf, das der Torschaltung 62 zugeleitet wird, welche sodann die Weiterleitung von Taktimpulsen zum Schieberegister blockiert, so daß, wenn ein Fehler festgestellt wird, der Test abgebrochen wird. Solange jedoch kein Fehler festgestellt wird, befindet sich der Ausgang des Oder-Glieds 49 auf dem L-Zustand, und die Torschaltung 62 läßt die Taktimpulse passieren.

Hierzu 4 Blatt Zeichnungen

Claims (3)

1. Patentansprüche:

   J. Testeinrichtung für komplexe elektronische Logikbaugruppen mit zahlreichen äußeren Anschlüssen, mit einer bezüglich der jeweils zu testenden Logikbaugruppe funktionsidentischen Bezugslogikschaltung, weiter mit einem Signalgenerator, der eine Folge von Eingangssignalkombinationen erzeugt und jeweils gleichzeitig an die zu testende Logikbaugruppe und die Bezugslogikschaltung anlegt, und mit einem Vergleicher, der die durch die jeweils angelegte Eingangssignalkombination hervorgerufenen Ausgangssignalkombinationen der zu testenden Logikbaugruppe und der Bezugslogikschaltung miteinander vergleicht und bei fehlender Koinzidenz ein Fehlermeldesignal liefert dadurch gekennzeichnet, daß als Signälgenerator in an sich bekannter Weise ein im wesentlichen aus zwei Schieberegistern (65, 60) aufgebauter Pseudozufallsgenerator (Fig.3) dient, daß weiter das eine Schieberegister (65) in seinen Stufen eine zufällige binäre Zahlenkombination speichert und im anderen Schieberegister (60), dessen erste und letzte Stufe miteinander verbunden sind, ein Signal umläuft, das während seines Umlaufs die parallelen, zusammen die genannten Eingangssignalkombinationen bestimmenden Ausgangssignale der einzelnen Stufen des einen Schieberegisters (65) nacheinander beeinflußt, und daß jeweils nach einem Signalumlauf im anderen Schieberegister (60) der Inhalt des einen Schieberegisters um eine Stelle weiterverschoben und gleichzeitig die erste Stufe dieses einen Schieberegisters auf einen zufällig gewählten neuen Binärzustand gesetzt wird.
2. 2. Testeinrichtung nach Anspruch 1, gekennzeichnet durch eine zwischen den Zufallsgenerator (65, 60) und die zu testende Logikbaugruppe (20) geschaltete Impulsformer- und Zeitsteuerschaltung (80).
3. 3. Testeinrichtung nach Anspruch 1 oder 2, gekennzeichnet durch eine zwischen die Ausgänge der zu testenden Logikbaugruppe (20) geschaltete Schwellenwert-Diskriminatorschaltung (90), die jedes Ausgangssignal der zu testenden Logikbaugruppe daraufhin überprüft, ob es oberhalb eines oberen Schwellenwerts oder unterhalb eines unteren Schwellenwerts Usgt und in ein entsprechendes Binärsignal umsetzt