JP2629172B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2629172B2 JP2629172B2 JP61024307A JP2430786A JP2629172B2 JP 2629172 B2 JP2629172 B2 JP 2629172B2 JP 61024307 A JP61024307 A JP 61024307A JP 2430786 A JP2430786 A JP 2430786A JP 2629172 B2 JP2629172 B2 JP 2629172B2
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- Japan
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- potential
- signal
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- output node
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、消費電力の低減が可能なリフレッシュ機
能を備えた半導体記憶装置に関するものである。
能を備えた半導体記憶装置に関するものである。
ダイナミックRAMには、▲▼ビフォア，▲
▼リフレッシュ、セルフリフレッシュ等のリフレッシ
ュ機能を有したものがある。なお、▲▼はコラム
アドレスストローブ、▲▼はロウアドレスストロ
ーブを示すものである。以下、従来のダイナミックRAM
の動作を説明する。
▼リフレッシュ、セルフリフレッシュ等のリフレッシ
ュ機能を有したものがある。なお、▲▼はコラム
アドレスストローブ、▲▼はロウアドレスストロ
ーブを示すものである。以下、従来のダイナミックRAM
の動作を説明する。
第２図は従来のダイナミックRAMの機能の概要を示す
図である。この図において、１はメモリセルアレイ、２
はロウデコーダ、３はアドレスバッファ、４は▲
▼信号、▲▼信号が加わるアドレスカウンタ、RE
F,▲▼はリフレッシュ，非リフレッシュの信号、
A0,A1……はアドレス信号（以下、一般的に用いるとき
はAiを用いる）である。またQ0,Q1,……は前記アドレス
カウンタ４の出力信号を示す。
図である。この図において、１はメモリセルアレイ、２
はロウデコーダ、３はアドレスバッファ、４は▲
▼信号、▲▼信号が加わるアドレスカウンタ、RE
F,▲▼はリフレッシュ，非リフレッシュの信号、
A0,A1……はアドレス信号（以下、一般的に用いるとき
はAiを用いる）である。またQ0,Q1,……は前記アドレス
カウンタ４の出力信号を示す。
また第３図（ａ），（ｂ）は第２図に示したダイナミ
ックRAMのノーマルモードと、▲▼ビフォア，▲
▼リフレッシュモード（以下単にリフレッシュモ
ードという）における要部の各信号波形を示すものであ
る。
ックRAMのノーマルモードと、▲▼ビフォア，▲
▼リフレッシュモード（以下単にリフレッシュモ
ードという）における要部の各信号波形を示すものであ
る。
次に第２図の回路の動作について第３図を参照して説
明する。
明する。
ノーマルモード時には、REF信号が第３図（ａ）のよ
うに“L"のため、これが印加されるFETはオフとなる。
一方、▲▼信号は同じく“H"のため、これが印加
されるFETはオンとなり、したがって、アドレス信号A0,
A1,……はアドレスバッファ３に印加され、ロウデコー
ダ２およびコラムデコーダ（図示せず）が動作し、メモ
リセルアレイ１の対応するビットのメモリセルに対して
データの書き込み、および読み出しが行われる。
うに“L"のため、これが印加されるFETはオフとなる。
一方、▲▼信号は同じく“H"のため、これが印加
されるFETはオンとなり、したがって、アドレス信号A0,
A1,……はアドレスバッファ３に印加され、ロウデコー
ダ２およびコラムデコーダ（図示せず）が動作し、メモ
リセルアレイ１の対応するビットのメモリセルに対して
データの書き込み、および読み出しが行われる。
次に、リフレッシュモード時には、要部の波形は第３
図（ｂ）のように、▲▼信号の立ち下り時点にお
いて、▲▼信号は立ち下り、REF信号は立ち上
る。
図（ｂ）のように、▲▼信号の立ち下り時点にお
いて、▲▼信号は立ち下り、REF信号は立ち上
る。
そこで、アドレスカウンタ４の出力がロウアドレスと
なり、各ロウごとにリフレッシュが行われ、これが一巡
するとすべてのメモリセルに対し、リフレッシュ動作が
行われたことになる。
なり、各ロウごとにリフレッシュが行われ、これが一巡
するとすべてのメモリセルに対し、リフレッシュ動作が
行われたことになる。
ノーマルモード時およびリフレッシュモード時におい
て、ロウアドレスを外部アドレス入力またはアドレスカ
ウンタ４の出力のいずれにするかは、例えば内部信号RE
F,▲▼を入力とする第４図に示すようなアドレス
信号入力回路によって決定される。
て、ロウアドレスを外部アドレス入力またはアドレスカ
ウンタ４の出力のいずれにするかは、例えば内部信号RE
F,▲▼を入力とする第４図に示すようなアドレス
信号入力回路によって決定される。
第４図において、QN1〜QN4はＮチャネルMOS FET、Q
P1,QP2はＰチャネルMOSFET、EXt.Aiは外部アドレス入力
を示す。
P1,QP2はＰチャネルMOSFET、EXt.Aiは外部アドレス入力
を示す。
しかし、第４図に示すアドレス信号入力回路は、リフ
レッシュモード時にも、外部アドレス入力EXT.Aiに従っ
て動作する。
レッシュモード時にも、外部アドレス入力EXT.Aiに従っ
て動作する。
上記のような従来の半導体記憶装置では、リフレッシ
ュモード時に、アドレス信号入力回路（つまり各MOS F
ET QP1,QP2,QN1,QN2の部分）およびこのアドレス信号入
力回路に追随して動作する回路部分等が不必要に動作す
るため、半導体記憶装置の消費電力の低減が図れないと
いう問題点があった。
ュモード時に、アドレス信号入力回路（つまり各MOS F
ET QP1,QP2,QN1,QN2の部分）およびこのアドレス信号入
力回路に追随して動作する回路部分等が不必要に動作す
るため、半導体記憶装置の消費電力の低減が図れないと
いう問題点があった。
この発明は、かかる問題点を解決するためになされた
もので、消費電力の低減が可能な半導体記憶装置を得る
ことを目的とする。
もので、消費電力の低減が可能な半導体記憶装置を得る
ことを目的とする。
［問題点を解決するための手段］ 第１の発明に係る半導体記憶装置は、ロウアドレスス
トローブ信号を含む外部から与えられる制御信号に応じ
て変化し、リフレッシュモードを示すリフレッシュモー
ド指示信号を受け、このリフレッシュモード指示信号が
リフレッシュモードを示すと所定レベルとなる入力遮断
信号を出力する論理回路と、制御信号とは異なる入力信
号を外部から受け、電源電位ノードと接地電位ノードと
の間に直列に接続される、入力信号に応じて出力ノード
の電位をプルアップするためのプルアップ素子および入
力信号に応じて出力ノードの電位をプルダウンするため
のプルダウン素子と、入力遮断信号を受け、この入力遮
断信号が所定レベルとなるとプルアップ素子およびプル
ダウン素子を通った電源電位ノードから接地電位ノード
への電流経路を断つと共に、出力ノードの電位を定電位
に固定するための制御手段を有する入力回路を備えるも
のである。
トローブ信号を含む外部から与えられる制御信号に応じ
て変化し、リフレッシュモードを示すリフレッシュモー
ド指示信号を受け、このリフレッシュモード指示信号が
リフレッシュモードを示すと所定レベルとなる入力遮断
信号を出力する論理回路と、制御信号とは異なる入力信
号を外部から受け、電源電位ノードと接地電位ノードと
の間に直列に接続される、入力信号に応じて出力ノード
の電位をプルアップするためのプルアップ素子および入
力信号に応じて出力ノードの電位をプルダウンするため
のプルダウン素子と、入力遮断信号を受け、この入力遮
断信号が所定レベルとなるとプルアップ素子およびプル
ダウン素子を通った電源電位ノードから接地電位ノード
への電流経路を断つと共に、出力ノードの電位を定電位
に固定するための制御手段を有する入力回路を備えるも
のである。
また、第２の発明に係る半導体記憶装置は、ロウアド
レスストローブ信号とは異なる入力信号を外部から受
け、電源電位ノードと接地電位ノードとの間に直列に接
続される、入力信号に応じて出力ノードの電位をプルア
ップするためのプルアップ素子および入力信号に応じて
出力ノードの電位をプルダウンするためのプルダウン素
子と、ロウアドレスストローブ信号の非活性時およびリ
フレッシュモード時にプルアップ素子およびプルダウン
素子を通った電源電位ノードから接地電位ノードへの電
流経路を断つと共に、出力ノードの電位を定電位に固定
するための制御手段と、内部発生ロウアドレスおよび出
力ノードの電位に応じたアドレスを受け、リフレッシュ
モード時は内部発生ロウアドレスを選択し、ノーマルモ
ード時は出力ノードの電位に応じたアドレスを選択して
伝達する選択回路とを有する入力回路を備えるものであ
る。
レスストローブ信号とは異なる入力信号を外部から受
け、電源電位ノードと接地電位ノードとの間に直列に接
続される、入力信号に応じて出力ノードの電位をプルア
ップするためのプルアップ素子および入力信号に応じて
出力ノードの電位をプルダウンするためのプルダウン素
子と、ロウアドレスストローブ信号の非活性時およびリ
フレッシュモード時にプルアップ素子およびプルダウン
素子を通った電源電位ノードから接地電位ノードへの電
流経路を断つと共に、出力ノードの電位を定電位に固定
するための制御手段と、内部発生ロウアドレスおよび出
力ノードの電位に応じたアドレスを受け、リフレッシュ
モード時は内部発生ロウアドレスを選択し、ノーマルモ
ード時は出力ノードの電位に応じたアドレスを選択して
伝達する選択回路とを有する入力回路を備えるものであ
る。
［作用］ 第１の発明においては、リフレッシュモード時に制御
信号とは異なる入力信号を受けるプルアップ素子および
プルダウン素子を通る電流経路を断つようにしたので、
リフレッシュモード時に入力回路におけるこの電流経路
を流れる電流が抑制され、低消費電力の半導体記憶装置
を得ることができる。
信号とは異なる入力信号を受けるプルアップ素子および
プルダウン素子を通る電流経路を断つようにしたので、
リフレッシュモード時に入力回路におけるこの電流経路
を流れる電流が抑制され、低消費電力の半導体記憶装置
を得ることができる。
第２の発明においては、リフレッシュモード時および
ロウアドレスストローブ信号の非活性時にロウアドレス
ストローブ信号とは異なる入力信号を受けるプルアップ
素子およびプルダウン素子を通る電流経路を断つように
したので、リフレッシュモード時およびロウアドレスス
トローブ信号の非活性時に入力回路におけるこの電流経
路を流れる電流が抑制され、低消費電力の半導体記憶装
置を得ることができる。
ロウアドレスストローブ信号の非活性時にロウアドレス
ストローブ信号とは異なる入力信号を受けるプルアップ
素子およびプルダウン素子を通る電流経路を断つように
したので、リフレッシュモード時およびロウアドレスス
トローブ信号の非活性時に入力回路におけるこの電流経
路を流れる電流が抑制され、低消費電力の半導体記憶装
置を得ることができる。
［実施例］ 第１図はこの発明の半導体記憶装置のアドレス信号入
力回路の一実施例を示す図である。この図において、第
４図と同一符号は同一部分を示し、５はインバータ、６
はナドゲートである。
力回路の一実施例を示す図である。この図において、第
４図と同一符号は同一部分を示し、５はインバータ、６
はナドゲートである。
第１図に示したアドレス信号入力回路は、第４図に示
したアドレス信号入力回路とＮチャネルMOS FET QN2お
よびＰチャネルMOS FET QP2のゲート入力信号が異なっ
ている。すなわち、リフレッシュモード時（▲▼
＝“L"）にも、▲▼＝“L"に固定することができ、
このアドレス信号入力回路およびこのアドレス信号入力
回路に追随する回路部分が動作しない。
したアドレス信号入力回路とＮチャネルMOS FET QN2お
よびＰチャネルMOS FET QP2のゲート入力信号が異なっ
ている。すなわち、リフレッシュモード時（▲▼
＝“L"）にも、▲▼＝“L"に固定することができ、
このアドレス信号入力回路およびこのアドレス信号入力
回路に追随する回路部分が動作しない。
なお、上記実施例では、アドレス信号入力回路につい
て説明したが、他の不要信号、例えばデータ入力，リー
ド／ライトコントロール入力信号等が入力される回路に
ついても同様である。
て説明したが、他の不要信号、例えばデータ入力，リー
ド／ライトコントロール入力信号等が入力される回路に
ついても同様である。
この発明は以上説明したとおり、第１の発明において
は、リフレッシュモード時に制御信号とは異なる入力信
号を受けるプルアップ素子およびプルダウン素子を通る
電流経路を断つようにしたので、低消費電力の半導体記
憶装置を得ることができるという効果がある。
は、リフレッシュモード時に制御信号とは異なる入力信
号を受けるプルアップ素子およびプルダウン素子を通る
電流経路を断つようにしたので、低消費電力の半導体記
憶装置を得ることができるという効果がある。
また、第２の発明においては、リフレッシュモード時
およびロウアドレスストローブ信号の非活性化時にロウ
アドレスストローブ信号とは異なる入力信号を受けるプ
ルアップ素子およびプルダウン素子を通る電流経路を断
つようにしたので、低消費電力の半導体記憶装置を得る
ことができるという効果がある。
およびロウアドレスストローブ信号の非活性化時にロウ
アドレスストローブ信号とは異なる入力信号を受けるプ
ルアップ素子およびプルダウン素子を通る電流経路を断
つようにしたので、低消費電力の半導体記憶装置を得る
ことができるという効果がある。
第１図はこの発明の半導体記憶装置のアドレス信号入力
回路の一実施例を示す回路図、第２図は従来のダイナミ
ックRAMの構成を示す概要図、第３図（ａ），（ｂ）は
従来のダイナミックRAMにおける要部の各信号を示す
図、第４図は従来のアドレス信号入力回路を示す図であ
る。 図において、１はメモリセルアレイ、２はロウデコー
ダ、３はアドレスバッファ、４はアドレスカウンタ、５
はインバータ、６はナンドゲート、QN1〜QN4はＮチャネ
ルMOS FET、QP1,QP2はＰチャネルMOS FETである。 なお、各図中の同一符号は同一または相当部分を示す。
回路の一実施例を示す回路図、第２図は従来のダイナミ
ックRAMの構成を示す概要図、第３図（ａ），（ｂ）は
従来のダイナミックRAMにおける要部の各信号を示す
図、第４図は従来のアドレス信号入力回路を示す図であ
る。 図において、１はメモリセルアレイ、２はロウデコー
ダ、３はアドレスバッファ、４はアドレスカウンタ、５
はインバータ、６はナンドゲート、QN1〜QN4はＮチャネ
ルMOS FET、QP1,QP2はＰチャネルMOS FETである。 なお、各図中の同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 平山 和俊 伊丹市瑞原４丁目１番地 三菱電機株式 会社北伊丹製作所内 (56)参考文献 特開 昭60−55593（ＪＰ，Ａ) 特開 昭61−294689（ＪＰ，Ａ) 特開 昭56−90483（ＪＰ，Ａ) 特開 昭62−99984（ＪＰ，Ａ)
Claims (5)
- 【請求項１】ロウアドレスストローブ信号を含む外部か
ら与えられる制御信号に応じて変化し、リフレッシュモ
ードを示すリフレッシュモード指示信号を受け、このリ
フレッシュモード指示信号がリフレッシュモードを示す
と所定レベルとなる入力遮断信号を出力する論理回路
と、 上記制御信号とは異なる入力信号を外部から受け、電源
電位ノードと接地電位ノードとの間に直列に接続され
る、上記入力信号に応じて出力ノードの電位をプルアッ
プするためのプルアップ素子および上記入力信号に応じ
て上記出力ノードの電位をプルダウンするためのプルダ
ウン素子と、 上記入力遮断信号を受け、この入力遮断信号が所定レベ
ルとなると上記プルアップ素子および上記プルダウン素
子を通った上記電源電位ノードから上記接地電位ノード
への電流経路を断つと共に、上記出力ノードの電位を定
電位に固定するための制御手段と、 を有する入力回路を備える半導体記憶装置。 - 【請求項２】入力回路は、内部発生ロウアドレスおよび
出力ノードの電位に応じたアドレスを受け、リフレッシ
ュモード時は上記内部ロウアドレスを選択し、ノーマル
モード時は上記出力ノードの電位に応じたアドレスを選
択して伝達する選択回路を有する特許請求の範囲第１項
記載の半導体記憶装置。 - 【請求項３】論理回路は、ロウアドレスストローブ信号
が非活性のときも入力遮断信号を所定レベルにする特許
請求の範囲第１項または第２項記載の半導体記憶装置。 - 【請求項４】ロウアドレスストローブ信号とは異なる入
力信号を外部から受け、電源電位ノードと接地電位ノー
ドとの間に直列に接続される、上記入力信号に応じて出
力ノードの電位をプルアップするためのプルアップ素子
および上記入力信号に応じて上記出力ノードの電位をプ
ルダウンするためのプルダウン素子と、 上記ロウアドレスストローブ信号の非活性時およびリフ
レッシュモード時に上記プルアップ素子および上記プル
ダウン素子を通った上記電源電位ノードから上記接地電
位ノードへの電流経路を断つと共に、上記出力ノードの
電位を定電位に固定するための制御手段と、 内部発生ロウアドレスおよび上記出力ノードの電位に応
じたアドレスを受け、上記リフレッシュモード時は上記
内部発生ロウアドレスを選択し、ノーマルモード時は上
記出力ノードの電位に応じたアドレスを選択して伝達す
る選択回路とを有する入力回路を備える半導体記憶装
置。 - 【請求項５】制御手段は、リフレッシュ時にリフレッシ
ュを示すリフレッシュ指示信号を受け、このリフレッシ
ュモード指示信号がリフレッシュを示すとプルアップ素
子およびプルダウン素子を通った電源電位ノードから接
地電位ノードへの電流経路を断つと共に、出力ノードの
電位を定電位に固定する特許請求の範囲第４項記載の半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61024307A JP2629172B2 (ja) | 1986-02-04 | 1986-02-04 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61024307A JP2629172B2 (ja) | 1986-02-04 | 1986-02-04 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62180592A JPS62180592A (ja) | 1987-08-07 |
| JP2629172B2 true JP2629172B2 (ja) | 1997-07-09 |
Family
ID=12134518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61024307A Expired - Lifetime JP2629172B2 (ja) | 1986-02-04 | 1986-02-04 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2629172B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5942396A (ja) * | 1982-09-02 | 1984-03-08 | Ishihara Sangyo Kaisha Ltd | リン酸アミド誘導体およびそれらを含有する殺虫、殺ダニ、殺線虫剤 |
| JPS6055593A (ja) * | 1983-09-06 | 1985-03-30 | Nec Corp | 擬似スタティックメモリ |
-
1986
- 1986-02-04 JP JP61024307A patent/JP2629172B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62180592A (ja) | 1987-08-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |