DE10046051A1 - Nichtflüchtiger ferroelektrischer Speicher und Schaltung zum Betreiben desselben - Google Patents

Abstract

Es werden ein nichtflüchtiger ferroelektrischer Speicher und eine Schaltung zum Betreiben desselben angegeben, die zu minimaler Chipgröße und maximalem Treibervermögen führen. DOLLAR A Ein erfindungsgemäßer nichtflüchtiger ferroelektrischer Speicher ist mit Folgendem versehen: DOLLAR A - einem ersten und einem zweiten Zellenarray (93, 99), die aus einer Anzahl von Unterzellenarrays bestehen; DOLLAR A - einem lokalen X-Decodierer (100) zum Ausgeben eines Ansteuerungssignals zum Ansteuern des ersten und zweiten Zellenarrays; DOLLAR A - einem ersten lokalen Wortleitungstreiber (95) zum selektiven Anlegen des vom lokalen X-Decodierer ausgegebenen Ansteuerungssignals an das erste Zellenarray; DOLLAR A - einem zweiten lokalen Wortleitungstreiber (97) zum selektiven Anlegen des vom lokalen X-Decodierer ausgegebenen Ansteuerungssignals an das zweite Zellenarray; und DOLLAR A - einem Hauptwortleitungstreiber (91) zum Ausgeben eines ersten Steuersignals, das bestimmt, ob der erste lokale Wortleitungstreiber aktiviert wird oder nicht, und eines zweiten Steuersignals, das bestimmt, ob der zweite lokale Wortleitungstreiber aktiviert wird oder nicht.

Description

Die Erfindung betrifft einen Halbleiterspeicher, spezieller einen nichtflüchtigen ferroelektrischen Speicher sowie eine Schaltung zum Betreiben desselben.

Im Allgemeinen verfügen nichtflüchtige ferroelektrische Speicher, d. h. FRAMs (ferroelectric random access memory = ferroelektrischer Direktzugriffsspeicher) über eine Daten­ verarbeitungsgeschwindigkeit, die derjenigen von DRAMs (dy­ namic random access memory = dynamischer Direktzugriffsspei­ cher) entspricht, und sie halten Daten selbst bei abgeschal­ teter Spannung aufrecht. Aus diesem Grund haben nichtflüch­ tige ferroelektrische Speicher als Speicher der nächsten Ge­ neration viel Aufmerksamkeit auf sich gezogen.

FRAMs und DRAMs sind Speicher mit beinahe gleicher Struktur, und sie verfügen über einen ferroelektrischen Kondensator mit hoher Restpolarisation. Derartige Restpolarisation er­ laubt es, dass Daten auch dann nicht gelöscht werden, wenn ein elektrisches Feld weggenommen wird.

Fig. 1 zeigt die Hystereseschleife eines üblichen Ferroelek­ trikums. Wie es dort dargestellt ist, wird ein Datenwert selbst dann, wenn die durch ein elektrisches Feld induzierte Polarisation bei Wegnahme des elektrischen Felds verringert wird, wegen des Vorliegens von Restpolarisation (oder spon­ taner Polarisation) in gewissem Umfang (Zustände d und a) ohne Löschung aufrecht erhalten.

Eine Zelle eines nichtflüchtigen ferroelektrischen Spei­ chers wird dadurch als Speichereinrichtung verwendet, dass dafür gesorgt wird, dass den Zuständen d und a logische Wer­ te 1 bzw. 0 entsprechen.

Wenn nachfolgend der Kürze halber von einem Speicher die Rede ist, ist hierunter immer ein nichtflüchtiger ferroelek­ trischer Speicher zu verstehen, solange nichts anderes aus­ drücklich angegeben ist.

Nun wird ein bekannter Speicher und eine Schaltung zum Be­ treiben desselben unter Bezugnahme auf die Fig. 1 bis 6 be­ schrieben.

Fig. 2 zeigt hierzu die Einheitszelle des bekannten Spei­ chers. Wie es dort dargestellt ist, verfügt der bekannte Speicher über Folgendes: eine in einer Richtung ausgebildete Bitleitung B/L; eine die Bitleitung schneidende Wortleitung W/L; eine Plattenleitung P/L, die von der Wortleitung beab­ standet in derselben Richtung wie diese verläuft; einen Transistor T1, dessen Gate mit der Wortleitung und dessen Source mit der Bitleitung verbunden ist; und einen ferro­ elektrischen Kondensator FC1, dessen einer Anschluss mit dem Drain des Transistors T1 und dessen anderer Anschluss mit der Plattenleitung P/L verbunden ist.

Nachfolgend wird ein Daten-Eingabe/Ausgabe-Vorgang beim be­ kannten Speicher und eine Schaltung zum Betreiben desselben anhand der Fig. 3a und 3b beschrieben, die zeitbezogene Dia­ gramme zum Veranschaulichen des Betriebs des Speichers im Schreib- bzw. Lesemodus sind.

Im Schreibmodus wird ein von außen zugeführtes Chipfreigabe­ signal CSBpad vom hohen auf den niedrigen Zustand aktiviert. Gleichzeitig startet der Schreibmodus, wenn ein Schreibfrei­ gabesignal WEBpad vom hohen auf den niedrigen Zustand über­ führt wird.

Anschließend wird, wenn ein Adressendecodiervorgang im Schreibmodus startet, ein an eine entsprechende Wortleitung angelegter Impuls vom niedrigen in den hohen Zustand über­ führt, wodurch eine Zelle ausgewählt wird.

An eine entsprechende Plattenleitung werden ein hohes Signal in einer bestimmten Periode und ein niedriges Signal in ei­ ner bestimmten Periode sequenziell innerhalb einer Periode angelegt, in der die Wortleitung auf dem hohen Zustand ge­ halten wird.

Um den logischen Wert 1 oder 0 in die ausgewählte Zelle ein­ zuschreiben, wird ein mit dem Schreibfreigabesignal WEBpad synchronisiertes hohes oder niedriges Signal an eine ent­ sprechende Bitleitung angelegt. Anders gesagt, wird ein ho­ hes Signal an die Bitleitung angelegt, und in den ferroelek­ trischen Kondensator wird der logische Wert eingeschrieben, wenn das Signal, das an die Plattenleitung angelegt wird, innerhalb einer Periode niedrig ist, in der das an die Wort­ leitung angelegte Signal hoch ist. Dagegen wird der logische Wert 0 in den ferroelektrischen Kondensator eingeschrieben, wenn ein niedriges Signal an die Bitleitung angelegt wird und das an die Plattenleitung angelegte Signal hoch ist.

Nun wird ein Lesevorgang für den durch den obigen Vorgang im Schreibmodus in eine Zelle eingespeicherten Datenwert be­ schrieben.

Wenn ein von außen zugeführtes Chipfreigabesignal CSBpad vom hohen in den niedrigen Zustand aktiviert wird, erhalten alle Bitleitungen dasselbe niedrige, einem Ausgleichssignal ent­ sprechende Potenzial, bevor eine entsprechende Wortleitung ausgewählt wird.

Dann wird die entsprechende Bitleitung inaktiv, und eine Adresse wird decodiert. In der entsprechenden Wortleitung wird mittels der decodierten Adresse das niedrige Signal in ein hohes überführt, wodurch die entsprechende Zelle ausge­ wählt wird.

An die Plattenleitung der ausgewählten Zelle wird ein hohes Signal angelegt, um den dem logischen Wert 1 entsprechenden Datenwert zu zerstören, der im ferroelektrischen Speicher gespeichert ist. Wenn dagegen der logische Wert 0 im ferro­ elektrischen Speicher gespeichert ist, wird der entsprechen­ de Datenwert nicht zerstört.

Der zerstörte Datenwert und der nicht zerstörte Datenwert werden aufgrund des oben genannten Prinzips der Hysterese­ schleife als verschiedene Werte ausgegeben, so dass ein Le­ severstärker den logischen Wert 1 oder 0 erfasst.

Anders gesagt, wird, wenn der Datenwert zerstört wird, der Zustand d in den Zustand f der in Fig. 1 dargestellten Hys­ tereseschleife überführt. Wenn der Datenwert nicht zerstört wird, wird der Zustand a in den Zustand f überführt. So wird, wenn der Leseverstärker nach dem Verstreichen einer bestimmten Zeit aktiviert wird, der logische Wert 1 ausgege­ ben, wenn der Datenwert zerstört wird, während der logische Wert 0 ausgegeben wird, wenn der Datenwert nicht zerstört wird.

Wie oben angegeben, wird, nachdem der Leseverstärker den Da­ tenwert ausgegeben hat, die Plattenleitung vom hohen in den niedrigen Zustand deaktiviert, während ein hohes Signal an die entsprechende Wortleitung angelegt wird, um den Daten­ wert wieder auf den ursprünglichen Datenwert zu bringen.

Nun wird eine bekannte Schaltung zum Betreiben eines Spei­ chers im Einzelnen unter Bezugnahme auf das Blockdiagramm des Speichers in Fig. 4 beschrieben.

Wie es in Fig. 4 dargestellt, verfügt der bekannte Speicher über einen Hauptwortleitungstreiber 41; ein erstes Zellen­ array 43, das auf einer Seite des Hauptwortleitungstreibers 41 ausgebildet ist; einen ersten lokalen Wortleitungstrei­ ber 45, der auf einer Seite des ersten Zellenarrays 43 aus­ gebildet ist; einen zweiten lokalen Wortleitungstreiber 47, der auf einer Seite des ersten lokalen Wortleitungstreibers 45 ausgebildet ist; ein zweites Zellenarray 49, das auf ei­ ner Seite des zweiten lokalen Wortleitungstreibers 47 ausge­ bildet ist; einen ersten lokalen X-Decodierer 51, der im oberen Teil des ersten lokalen Wortleitungstreibers ausge­ bildet ist; und einen zweiten lokalen X-Decodierer, der im oberen Teil des zweiten lokalen Wortleitungstreibers 47 aus­ gebildet ist.

Der erste lokale Wortleitungstreiber 45 erhält Ausgangssi­ gnale des Hauptwortleitungstreibers 41 und des ersten loka­ len X-Decodierers 51 als Eingangssignale, um eine Wortlei­ tung im ersten Zellenarray 43 auszuwählen.

Der zweite lokale Wortleitungstreiber 47 erhält Ausgangssi­ gnale des Hauptwortleitungstreibers 41 und des zweiten loka­ len X-Decodierers 53 als Eingangssignale, um eine Wortlei­ tung im zweiten Zellenarray 49 auszuwählen.

Es ist zu beachten, dass ein Ausgangssignal des Hauptwort­ leitungstreibers 41 beim bekannten Speicher als gemeinsames Eingangssignal für den ersten und zweiten lokalen Wortlei­ tungstreiber 45 und 47 verwendet wird.

Demgemäß ist die Auswahl eines Zellenarrays durch Ausgangs­ signale des ersten und zweiten lokalen X-Decodierers 51 und 53 bestimmt. D. h., dass das erste oder zweite Zellenarray 43 oder 49 durch Ausgangssignale des ersten und zweiten lokalen X-Decodierers 51 und 53 ausgewählt wird, um dadurch eine Wortleitung eines ausgewählten Zellenarrays anzusteuern.

Fig. 5 ist eine detaillierte Teilansicht zu Fig. 4, und sie veranschaulicht die Auswahl eines Zellenarrays abhängig von Ausgangssignalen des ersten und zweiten lokalen X-Decodie­ rers.

Wie es in Fig. 5 dargestellt ist, ist eine mit dem Haupt­ wortleitungstreiber 41 verbundene Hauptwortleitung so ausge­ bildet, dass sie den ersten und zweiten lokalen Wortlei­ tungstreiber 45 und 47 sowie das erste und zweite Zellen­ array 43 und 49 überquert.

Der erste lokale Wortleitungstreiber 45 beinhaltet ein Lo­ gikgatter 55 zum Ausführen einer logischen Operation eines vom Hauptwortleitungstreiber 41 ausgegebenen Signals und ei­ nes vom ersten lokalen X-Decodierer 51 ausgegebenen Signals, die über die Hauptwortleitung übertragen werden.

Der zweite lokale Wortleitungstreiber 47 beinhaltet eben­ falls ein Logikgatter 55, das eine logische Operation eines über die Hauptwortleitung übertragenen und vom Hauptwortlei­ tungstreiber 41 ausgegebenen Signals und eines vom zweiten lokalen X-Decodierer 53 ausgegebenen Signals ausführt.

Das Logikgatter 55 ist ein NAND-Gatter, dessen Ausgangssi­ gnal durch die Ausgangssignale des ersten und zweiten loka­ len X-Decodierers 51 und 53 unabhängig von Signalen bestimmt ist, die vom Hauptwortleitungstreiber 41 zugeführt werden.

Wenn z. B. vom Hauptwortleitungstreiber 41 ein hohes Signal angelegt wird und das Ausgangssignal des ersten lokalen X- Decodierers 51 niedrig ist und das Ausgangssignal des zwei­ ten lokalen X-Decodierers 53 hoch ist, wird das erste Zel­ lenarray 43 ausgewählt.

Wenn dagegen das Ausgangssignal des ersten lokalen X-Deco­ dierers 51 hoch ist und das Ausgangssignal des zweiten loka­ len X-Decodierers 53 niedrig ist, wird das zweite Zellenar­ ray 49 ausgewählt.

Wie oben angegeben, wird ein Zellenarray abhängig von Aus­ gangssignalen des ersten und zweiten lokalen X-Decodierers 51 und 53 ausgewählt.

Es wird darauf hingewiesen, dass in den Fig. 4 und 5 nur Teile einer Schaltung zum Betreiben eines Speichers darge­ stellt sind und dass eine Anzahl erster und zweiter lokaler Wortleitungstreiber 45 und 47, erster und zweiter Zellenar­ rays 43 und 49 sowie erster und zweiter lokaler X-Decodie­ rer 51 und 53 existiert.

Bei diesem bekannten Speicher bestehen verschiedene Proble­ me. Da nämlich zwei lokale X-Decodierer benötigt werden, um das linke oder rechte Zellenarray auszuwählen, ist die durch die lokalen X-Decodierer belegte Fläche groß. Es ist jedoch erwünscht, dass der lokale X-Decodierer einhergehend mit der Tendenz zu höherer Integrationsdichte weniger Fläche belegt, wobei eine größere Fläche auch zu Verzögerungen führt. Im Ergebnis ist beim bekannten Speicher nicht nur die belegte Fläche groß, sondern es ist auch die Zugriffsgeschwindigkeit niedrig, wodurch die Betreibbarkeit des Bauteils verringert ist. Wegen des genannten Layouts ist auch eine Erhöhung der Integrationsdichte des Bauteils schwierig.

Der Erfindung liegt die Aufgabe zugrunde, einen nichtflüch­ tigen ferroelektrischen Speicher und eine Schaltung zum Be­ treiben desselben anzugeben, die zu verringerter Chipgröße führen.

Diese Aufgabe ist durch den Speicher gemäß dem beigefügten Anspruch 1 und durch die Schaltung gemäß dem beigefügten An­ spruch 15 gelöst.

Zusätzliche Merkmale und Aufgaben der Erfindung werden in der folgenden Beschreibung dargelegt und gehen teilweise aus dieser hervor, ergeben sich aber andererseits auch beim Aus­ üben der Erfindung. Die Aufgaben und andere Vorteile der Er­ findung werden durch die Maßnahmen erzielt, wie sie speziell in der Beschreibung, den Ansprüchen und den beigefügten Zeichnungen dargelegt sind.

Es ist zu beachten, dass sowohl die vorstehende allgemeine Beschreibung als auch die folgende detaillierte Beschreibung beispielhaft und erläuternd für die beanspruchte Erfindung sind.

Die Zeichnungen, die beigefügt sind, um das Verständnis der Erfindung zu fördern, veranschaulichen Ausführungsbeispiele der Erfindung und dienen zusammen mit der Beschreibung dazu, deren Prinzipien zu erläutern.

Fig. 1 zeigt die Hystereseschleife eines üblichen Ferroelek­ trikums;

Fig. 2 ist eine schematische Darstellung einer Einheitszelle eines bekannten Speichers;

Fig. 3a und 3b sind zeitbezogene Diagramme zum Veranschauli­ chen des Betriebs eines Speichers und einer Schaltung zum Betreiben desselben im Schreib- bzw. Lesemodus;

Fig. 4 ist ein Blockdiagramm des bekannten Speichers und ei­ ner Schaltung zum Betreiben desselben mit 1T/1C-Struktur;

Fig. 5 ist eine schematische Darstellung des Zellenarrays eines bekannten Speichers und einer Schaltung zum Betreiben desselben;

Fig. 6 ist eine schematische Darstellung der Einheitszelle eines Speichers und einer Schaltung zum Betreiben desselben gemäß einem Ausführungsbeispiel der Erfindung;

Fig. 7 ist ein Schaltbild zum groben Veranschaulichen eines Speichers gemäß dem Ausführungsbeispiel der Erfindung;

Fig. 8 ist ein zeitbezogenes Diagramm zum Veranschaulichen des Betriebs des Speichers gemäß dem Ausführungsbeispiel;

Fig. 9 ist ein Blockdiagramm der Struktur des Speichers ge­ mäß dem Ausführungsbeispiel;

Fig. 10a und 10b zeigen eine jeweilige Schaltung zum Betrei­ ben eines Speichers gemäß Ausführungsbeispielen; und

Fig. 11 ist eine schematische Darstellung der Struktur eines Speichers gemäß einem Ausführungsbeispiel der Erfindung.

Nun wird im Einzelnen auf die bevorzugten Ausführungsformen der Erfindung Bezug genommen, zu denen Beispiele in den bei­ gefügten Zeichnungen veranschaulicht sind.

Wie es in der schematischen Darstellung der Fig. 6 betref­ fend die Einheitszelle eines Speichers gemäß dem Ausfüh­ rungsbeispiel dargestellt ist, verfügt diese über eine erste und eine zweite Teilwortleitung SWL1 und SWL2, die in Zei­ lenrichtung mit einem bestimmten gegenseitigen Intervall an­ geordnet sind; eine erste und eine zweite Bitleitung B/L1 und B/L2, die die erste und zweite Teilwortleitung SWL1 und SWL2 schneidend ausgebildet sind; einen ersten Transistor T1, dessen Gate mit der ersten Teilwortleitung SWL1 verbun­ den ist und dessen Drain mit der ersten Bitleitung B/L1 ver­ bunden ist; einen ersten ferroelektrischen Kondensator FC1, der zwischen die Source des ersten Transistors T1 und die zweite Teilwortleitung SWL2 geschaltet ist; einen zweiten Transistor T2, dessen Gate mit der zweiten Teilwortleitung SWL2 verbunden ist und dessen Drain mit der zweiten Bitlei­ tung B/L2 verbunden ist; und einen zweiten ferroelektrischen Kondensator FC2, der zwischen die Source des zweiten Tran­ sistors T2 und die erste Teilwortleitung SWL1 geschaltet ist.

Eine Anzahl von Einheitszellen bildet einen Speicher, wie es in Fig. 7 dargestellt ist. Hinsichtlich der Datenstruktur bilden zwei Transistoren (2C) und zwei ferroelektrische Kondensatoren (2C) eine Einheitszelle (2T/2C). Hinsichtlich der Datenspeicherung bilden ein Transistor (1T) und ein fer­ roelektrischer Kondensator (1C) eine Einheitszelle (1T/1C).

Nun wird der Betrieb dieses Speichers gemäß Fig. 7 erläu­ tert. Bei ihm ist eine Anzahl von Teilwortleitungspaaren mit jeweils einer ersten und einer zweiten Teilwortleitung SWL1 und SWL2 in Zeilenrichtung ausgebildet. Eine Anzahl von Bit­ leitungen B/Ln1 und B/Ln2 sind die Teilwortleitungspaare schneidend ausgebildet, wobei jeweils zwei benachbarte Bit­ leitungen ein Paar bilden. Zwischen den jeweiligen Bitlei­ tungen auf den beiden Seiten sind Leseverstärker SA ausge­ bildet, die über die Bitleitungen übertragene Daten erfassen und diese an eine Datenleitung GL oder eine inverse Daten­ leitung /DL übertragen.

Dabei sind ferner ein Leseverstärker-Aktivierungsabschnitt und ein Auswählschaltabschnitt CS vorhanden. Der Lesever­ stärker-Aktivierungsabschnitt gibt ein Leseverstärker-Akti­ vierungssignal SEN zum Aktivieren der Leseverstärker SA aus, und der Auswählschaltabschnitt CS wählt auf selektive Weise Bitleitungen und Datenleitungen aus.

Nun wird der Betrieb des Speichers des Ausführungsbeispiels unter Bezugnahme auf das zeitbezogene Diagramm in Fig. 8 be­ schrieben.

Eine Periode T0 in Fig. 8 ist eine solche vor dem Aktivieren der ersten und zweiten Teilwortleitung SWL1 und SWL2 auf hoch (H). In dieser Periode T0 werden alle Bitleitungen auf einen bestimmten Pegel vorab aufgeladen.

T1 ist eine Periode, in der die ersten und zweiten Teilwort­ leitungen SWL1 und SWL2 alle auf H sind. In dieser Periode T1 wird der Datenwert im ferroelektrischen Kondensator einer Hauptzelle auf die Hauptbitleitung übertragen, wodurch sich der Bitleitungspegel ändert.

Dabei wird im Fall eines ferroelektrischen Kondensators mit dem logischen Wert hoch die Polarität des Ferroelektrikums zerstört, da elektrische Felder mit entgegengesetzten Pola­ ritäten an die Bitleitung und die Teilwortleitung angelegt werden, wodurch ein starker Strom fließt, der zu einer hohen Spannung an der Bitleitung führt.

Dagegen wird im Fall eines ferroelektrischen Kondensators mit dem logischen Wert niedrig die Polarität des Ferroelek­ trikums nicht zerstört, da elektrische Felder derselben Po­ larität an die Bitleitung und die Teilwortleitung angelegt werden, wodurch ein schwacher Strom fließt, der zu einer niedrigen Spannung an der Bitleitung führt.

Wenn der Zellendatenwert ausreichend auf die Bitleitung ge­ laden ist, wird das Leseverstärker-Aktivierungssignal SEN auf hoch überführt, um den Leseverstärker zu aktivieren. Im Ergebnis wird der Bitleitungspegel verstärkt.

Indessen kann der logische Datenwert H in der Zelle mit zer­ störter Polarität nicht wiederhergestellt werden, während die erste und zweite Teilwortleitung SWL1 und SWL2 auf hoch liegen; jedoch kann er in Perioden T2 und T3 wiederherge­ stellt werden.

In der Periode T2 wird die erste Teilwortleitung SWL1 auf niedrig überführt, die zweite Teilwortleitung SWL2 wird im hohen Zustand gehalten und der zweite Transistor T2 wird eingeschaltet. Dabei wird, wenn die entsprechende Bitleitung hoch ist, ein hoher Datenwert an eine Elektrode des zweiten ferroelektrischen Kondensators FC2 übertragen, wodurch der logische Wert 1 zwischen dem niedrigen Pegel der ersten Teilwortleitung SWL1 und dem hohen Pegel der Bitleitung wie­ derhergestellt wird.

In der Periode T3 wird die erste Teilwortleitung SWL1 auf hoch überführt, die zweite Teilwortleitung SWL2 wird auf niedrig überführt und der erste Transistor T1 wird einge­ schaltet. Dabei wird, wenn die entsprechende Bitleitung hoch ist, ein hoher Datenwert an eine Elektrode des ersten ferro­ elektrischen Kondensators FC1 übertragen, wodurch der logi­ sche Wert zwischen dem niedrigen Pegel der zweiten Teilwort­ leitung SWL2 und dem hohen Pegel der Bitleitung wiederherge­ stellt wird.

Nun wird dieser Speicher anhand des Blockdiagramms der Fig. 4 zur Struktur desselben detaillierter erläutert.

Wie es in Fig. 9 dargestellt ist, verfügt dieser Speicher über Folgendes: einen Hauptwortleitungstreiber 91; ein ers­ tes Zellenarray 93, das auf einer Seite des Hauptwortlei­ tungstreibers ausgebildet ist und aus einer Anzahl von Un­ terzellenarrays besteht; einen ersten lokalen Wortleitungs­ treiber 95, der auf einer Seite des ersten Zellenarrays 93 ausgebildet ist und aus einer Anzahl lokaler Wortleitungs­ treiber besteht; einen zweiten lokalen Wortleitungstreiber 97, der auf einer Seite des ersten lokalen Wortleitungstrei­ bers 95 ausgebildet ist und aus einer Anzahl lokaler Wort­ leitungstreiber besteht; ein zweites Zellenarray 99, das auf einer Seite des zweiten lokalen Wortleitungstreibers 97 aus­ gebildet ist und aus einer Anzahl Unterzellenarrays besteht; und einen lokalen X-Decodierer 100, der entweder über oder unter dem ersten und zweiten lokalen Wortleitungstreiber 95 und 97 ausgebildet ist.

Der Hauptwortleitungstreiber 91 gibt ein erstes Steuersignal C1 aus, das bestimmt, ob der erste lokale Wortleitungstrei­ ber 95 aktiviert wird oder nicht, und er gibt ein zweites Steuersignal C2 aus, das bestimmt, ob der zweite lokale Wortleitungstreiber 97 aktiviert wird oder nicht.

Dabei weisen das erste Steuersignal C1 und das zweite Steu­ ersignal C2 entgegengesetzte Phasen auf. Demgemäß ist das zweite Steuersignal C2 nicht aktiv, wenn das erste Steuersi­ gnal C1 aktiv ist, und umgekehrt.

Das erste und das zweite Zellenarray 93 und 99 bestehen aus Unterzellenarrays, in denen eine Anzahl von Einheitszellen mit 2T/2C-Einheit ausgebildet sind.

Der lokale X-Decodierer 100 gibt eine Anzahl von Ansteue­ rungssignalen aus, die der Anzahl der jedes Zellenarray bil­ denden Teilwortleitungspaare entspricht, und dieses Ansteue­ rungssignal wird gemeinsam in den ersten und zweiten lokalen Wortleitungstreiber 95 und 97 eingegeben.

Der Hauptwortleitungstreiber 91 aktiviert entweder den ers­ ten oder den zweiten lokalen Wortleitungstreiber 95 oder 97.

Der durch den Wortleitungstreiber 91 ausgewählte lokale Wortleitungstreiber wird aktiviert, um das vom lokalen X- Decodierer ausgegebene Ansteuerungssignal an die Teilwort­ leitungspaare eines gewünschten Zellenarrays zu übertragen.

Indessen zeigt Fig. 10a eine Treiberschaltung eines Spei­ chers gemäß einem Ausführungsbeispiel, wobei einer von meh­ reren lokalen Wortleitungstreibern dargestellt ist, die den ersten lokalen Wortleitungstreiber aufbauen.

Wie es in Fig. 10a dargestellt ist, weist ein lokaler Wort­ leitungstreiber Folgendes auf: einen ersten Schaltabschnitt 95a, der aus einer Anzahl von NMOS-Transistoren besteht, die in Zeilenrichtung miteinander verbunden sind und deren Drains das vom Hauptwortleitungstreiber ausgegebene erste Steuersignale C1 empfangen; einen zweiten Schaltabschnitt 95b, der aus einer Anzahl von NMOS-Transistoren besteht, deren Gates mit den Sources der mehreren den ersten Schalt­ abschnitt 95a bildenden NMOS-Transistoren verbunden sind und an deren Drains das von einem lokalen X-Decodierer ausgege­ bene Ansteuerungssignal angelegt wird; und einen Pull-down- Abschnitt 95c, der aus einer Anzahl von NMOS-Transistoren besteht, an deren Drains das vom Hauptwortleitungstreiber ausgegebene erste Steuersignal C1 angelegt wird und deren Sources mit den Sources der mehreren den zweiten Schaltab­ schnitt 95b bildenden NMOS-Transistoren verbunden sind.

Dabei sind die Sources der mehreren den zweiten Schaltab­ schnitt bildenden NMOS-Transistoren sequenziell mit den ers­ ten und zweiten Teilwortleitungspaaren verbunden.

Nun wird die Funktion des auf die eben beschriebene Weise aufgebauten lokalen Wortleitungstreibers beschrieben.

Wenn das vom Hauptwortleitungstreiber ausgegebene erste Steuersignal C1 ein niedriges Signal ist, wird dieses über die den ersten Schaltabschnitt 95a bildenden NMOS-Transisto­ ren an die Gates der den zweiten Schaltabschnitt 95b bilden­ den NMOS-Transistoren übertragen. Dadurch wird die Anzahl der den zweiten Schaltabschnitt 95b bildenden NMOS-Transis­ toren ausgeschaltet und die Teilwortleitungspaare befinden sich in einem potentialungebundenen Zustand, da das vom lo­ kalen X-Decodierer ausgegebene Ansteuerungssignal nicht an die Teilwortleitungspaare übertragen werden kann.

Dabei wird, da die Drains der den Pull-down-Abschnitt 95b bildenden NMOS-Transistoren das vom Hauptwortleitungstreiber ausgegebene niedrige Signal empfangen, die ungebundene Span­ nung der Teilwortleitungspaare zu den Drains der NMOS-Tran­ sistoren im Pull-down-Abschnitt 95c umgeleitet.

Dagegen wird, wenn das vom Hauptwortleitungstreiber ausgege­ bene erste Steuersignal C1 ein hohes Signal ist, dieses über die NMOS-Transistoren des ersten Schaltabschnitts 95a an die Gates der NMOS-Transistoren des zweiten Schaltabschnitts 95b übertragen. Demgemäß wird die Anzahl der den zweiten Schalt­ abschnitt 95b bildenden NMOS-Transistoren eingeschaltet, um dadurch das vom lokalen X-Decodierer 100 ausgegebene An­ steuerungssignal an die Teilwortleitungspaare zu übertragen.

Dabei legt der lokale X-Decodierer 100 ein Aktivsignal an irgendein Paar von Teilwortleitungen an, während er an die restlichen Paare ein Inaktivsignal anlegt. D. h., dass der ein Ansteuerungssignal an die Gates der NMOS-Transistoren des zweiten Schaltabschnitts 95b an ausgebende lokale X-De­ codierer 100 ein Aktivsignal (ein hohes Signal) nur an die Gates eines Paars von NMOS-Transistoren anlegt, während er an die restlichen Paare ein Inaktivsignal (niedriges Signal) anlegt.

Indessen wird ein über den Pull-down-Abschnitt übertragenes hohes Signal an die Sources der den zweiten Schaltabschnitt 95b bildenden NMOS-Transistoren übertragen und am Hauptwort­ leitungstreiber ausgegeben.

Demgemäß wird an jede Source der den zweiten Schaltabschnitt 95b bildenden NMOS-Transistoren ein hohes Signal angelegt, wobei alle Signale auf hohem Pegel an die Teilwortleitungs­ paare angelegt werden können.

Jedoch kann, da das vom lokalen X-Decodierer 100 ausgegebene hohe Signal an die Drains nur eines Paar von NMOS-Transisto­ ren unter der Anzahl von den zweiten Schaltabschnitt 95b bildenden NMOS-Transistoren angelegt wird, während an die restlichen Transistoren ein niedriges Signal angelegt wird, das über den Pull-down-Abschnitt 95c an die Sources der NMOS-Transistoren des zweiten Schaltabschnitts 95b angelegte hohe Signal nicht an die Teilwortleitungspaare angelegt wer­ den, sondern es wird über die NMOS-Transistoren des zweiten Schaltabschnitts 95b, deren Drains ein niedriges Signal emp­ fangen, zum lokalen X-Decodierer 100 umgeleitet.

Fig. 10b entspricht Fig. 10a, veranschaulicht jedoch einen lokalen Wortleitungstreiber, der den zweiten lokalen Wort­ leitungstreiber, statt den ersten, aufbaut.

Während gemäß Fig. 10a das vom Hauptwortleitungstreiber aus­ gegebene erste Steuersignal C1 an die Drains der den ersten Schaltabschnitt 95a und den Pull-down-Abschnitt 95c bilden­ den NMOS-Transistoren angelegt wird, wird gemäß Fig. 10b das zweite Steuersignal C2 an diese Drains angelegt.

Außerdem wird, im ersten und zweiten Zellenarray, ein Paar Teilwortleitungen innerhalb irgendeines Unterzellenarrays mehrerer das erste Zellenarray bildenden Unterzellenarrays ausgewählt, wie in Fig. 10a dargestellt, und ein Paar Teil­ wortleitungen wird innerhalb irgendeines Unterzellenarrays einer Anzahl von das zweite Zellenarray bildenden Unterzel­ lenarrays ausgewählt, wie in Fig. 10b dargestellt.

Das Verfahren zum Betreiben des zweiten lokalen Wortlei­ tungstreiber ist dasselbe wie das zum Betreiben des ersten lokalen Wortleitungstreibers, das anhand der Fig. 10a veran­ schaulicht wurde, weswegen hier eine erneute Beschreibung weggelassen wird.

Das in Fig. 11 veranschaulichte Ausführungsbeispiels eines erfindungsgemäßen Speichers weist Folgendes auf: einen Hauptwortleitungstreiber 91 zum Ausgeben eines ersten Steu­ ersignals C1, das bestimmt, ob der erste lokale Wortlei­ tungstreiber 95 aktiviert wird oder nicht, und eines zweiten Steuersignals C2, das bestimmt, ob der zweite lokale Wort­ leitungstreiber 97 aktiviert wird oder nicht; ein erstes und ein zweites Zellenarray 93 und 99, die aus einer Anzahl von Unterzellenarrays bestehen; einen ersten Schaltabschnitt 95a, der aus einer Anzahl lokaler Wortleitungstreiber 95_1, 95_2, . . ., 95_n auf einer Seite des ersten Zellenarrays 93 besteht, um das erste Steuersignal C1 zu schalten; einen zweiten Schaltabschnitt 95b zum Übertragen eines Ansteue­ rungssignals an irgendein Zellenarray innerhalb des ersten Zellenarrays 93 entsprechend dem Ausgangssignal des ersten Schaltabschnitts 95a; einen ersten lokalen Wortleitungstrei­ ber 95 mit einem Pull-down-Abschnitt 95c zum Ableiten einer potenzialungebundenen Spannung von Teilwortleitungspaaren eines entsprechenden Zellenarrays; einen ersten Schaltab­ schnitt 97a aus einer Anzahl lokaler Wortleitungstreiber 97_1, 97_2, . . ., 97_N auf einer Seite des ersten lokalen Wortleitungstreibers 95 zum Schalten des zweiten Steuersi­ gnals C2; einen zweiten Schaltabschnitt 97b zum Übertragen eines Ansteuerungssignals an irgendein Zellenarray innerhalb des zweiten Zellenarrays 99 entsprechend dem Ausgangssignal des ersten Schaltabschnitts 97a, einen zweiten lokalen Wort­ leitungstreiber 97 mit einem Pull-down-Abschnitt 97c zum Ableiten einer potentialungebundenen Spannung von Teilwort­ leitungspaaren des entsprechenden Zellenarrays; und einen lokalen X-Decodierer 100 zum gemeinsamen Anlegen eines An­ steuerungssignals an den ersten und zweiten lokalen Wortlei­ tungstreiber 95 und 97.

Jeder lokale Wortleitungstreiber, wie er den ersten und zweiten lokalen Wortleitungstreiber 95 und 97 aufbaut, weist dieselbe Struktur auf, wobei jedoch durch das erste Steuer­ signal C1 bestimmt wird, ob der erste lokale Wortleitungs­ treiber 95 aktiviert wird oder nicht und durch das zweite Steuersignal C2 bestimmt wird, ob der zweite lokale Wortlei­ tungstreiber 97 aktiviert wird oder nicht.

Das erste Zellenarray 93 verfügt über soviele Zellenarrays wie lokale Wortleitungstreiber vorhanden sind, die den ers­ ten lokalen Wortleitungstreiber 95 aufbauen.

In entsprechender Weise, besteht das zweite Zellenarray 99 aus sovielen Zellenarrays wie lokale Wortleitungstreiber vorhanden sind, die den zweiten lokalen Wortleitungstreiber 97 aufbauen.

Jedes Zellenarray besteht aus einer Anzahl von Teilwortlei­ tungspaaren und Bitleitungen, die die Teilwortleitungspaare schneidend ausgebildet sind. Jedes Teilwortleitungspaar und jede Bitleitung bildet eine Zelle.

Das erste Zellenarray 93 besteht aus einer Anzahl von Unter­ zellenarrays 93_1, 93_2, . . ., 93_N, und auch das zweite Zel­ lenarray 99 besteht aus einer Anzahl von Unterzellenarrays 99_1, 99_2, . . ., 99_N.

Jedoch verfügen die die zweiten Schaltabschnitte 95b und 97b bildenden NMOS-Transistoren über größeres Ansteuerungsvermö­ gen als die die ersten Schaltabschnitt 95a und 97a sowie die Pull-down-Abschnitte 95c und 97c bildenden NMOS-Transisto­ ren.

Dabei ist die Anzahl der die ersten Schaltabschnitte 95a und 97a, die zweiten Schaltabschnitte 95b und 97b sowie die Pull-down-Abschnitte 95c und 97c bildenden NMOS-Transistoren durch die Anzahl der Teilwortleitungspaare bestimmt.

D. h., dass dann, wenn n Teilwortleitungspaare vorhanden sind, 2n NMOS-Transistoren vorliegen, die die genannten Ab­ schnitte 95a, 97a, 95b, 97b, 95c und 97c aufbauen.

Nun wird der Betrieb des Speichers mit dieser Struktur im Einzelnen erläutert.

Wenn sich eine auszuwählende Zelle im ersten Zellenarray 93 befindet, gibt der Hauptwortleitungstreiber 91 das erste Steuersignal C1 auf auf hohem Pegel aus, und er gibt das zweite Steuersignal C2 auf niedrigem Pegel aus.

Dadurch wird der erste lokale Wortleitungstreiber 95 akti­ viert, und er überträgt ein vom lokalen X-Decodierer 100 ausgegebenes Ansteuerungssignal an ein entsprechendes Teil­ wortleitungspaar des entsprechenden Zellenarrays im ersten Zellenarray 93.

Wenn sich dagegen die auszuwählende Zelle im zweiten Zellen­ array 99 befindet, gibt der Hauptwortleitungstreiber 91 das zweite Steuersignal C2 auf hohem Pegel aus, und er gibt das erste Steuersignal C1 auf niedrigem Pegel aus.

Demgemäß wird der zweite lokale Wortleitungstreiber 97 akti­ viert, und er überträgt ein vom lokalen X-Decodierer 100 ausgegebenes Ansteuerungssignal an ein entsprechendes Teil­ wortleitungspaar im entsprechenden Zellenarray im zweiten Zellenarray 99.

Wenn z. B. das vom Hauptwortleitungstreiber 91 ausgegebene erste Steuersignal C1 ein hohes Signal ist, wird der ent­ sprechende lokale Wortleitungstreiber im ersten lokalen Wortleitungstreiber 95 aktiviert.

D. h., dass das erste Steuersignal C1 an die Drains der den ersten Schaltabschnitt 95a im entsprechenden lokalen Wort­ leitungstreiber im ersten lokalen Wortleitungstreiber 95 bildenden NMOS-Transistoren übertragen wird.

Dabei wird, da die den ersten Schaltabschnitt 95a bildenden NMOS-Transistoren durch eine Versorgungsspannung VCC immer eingeschaltet gehalten werden, über diesen ersten Schaltab­ schnitt 95a ein hohes Steuersignal an jedes Gate der den zweiten Schaltabschnitt 95b bildenden NMOS-Transistoren übertragen.

Außerdem wird das hohe erste Steuersignal auch an die Drains der den Pull-down-Abschnitt 95a bildenden NMOS-Transistoren übertragen.

Anschließend wird, wenn den zweiten Schaltabschnitt 95b bil­ dende NMOS-Transistoren durch ein an ihre Gates übertragenes hohes Signal eingeschaltet werden, ein vom lokalen X-Deco­ dierer 100 ausgegebenes Ansteuerungssignal an die Sources der den zweiten Schaltabschnitt 95b bildenden NMOS-Transis­ toren übertragen.

Dabei gibt der lokale X-Decodierer 100 ein hohes Signal nur an ein Paar Teilwortleitungen aus, und an die restlichen Paare gibt er ein niedriges Signal aus.

Demgemäß wird das über die Pull-down-NMOS-Transistoren über­ tragene erste Steuersignal zum lokalen X-Decodierer 100 um­ geleitet, der ein niedriges Signal ausgibt.

D. h., dass ein beliebiges Paar der Anzahl der den zweiten Schaltabschnitt 95b bildenden NMOS-Transistoren das hohe Signal an die entsprechende Teilwortleitung überträgt, wäh­ rend die restlichen NMOS-Transistoren das über den Pull- down-Abschnitt 95c übertragene hohe Signal an den lokalen X- Decodierer 100 umleiten.

Indessen wird der zweite lokale Wortleitungstreiber 97 akti­ viert, wenn das erste Steuersignal ein niedriges Signal ist, und eine gewünschte Zelle wird auf dieselbe Weise wie dann ausgewählt, wenn der erste lokale Wortleitungstreiber 95 ak­ tiviert wird.

Wenn das erste Steuersignal C1 ein niedriges Signal ist, ge­ langt das mit dem inaktiven ersten lokalen Wortleitungstrei­ ber 95 verbundene Teilwortleitungspaar in den potenzialunge­ bundenen Zustand.

D. h., dass das erste Steuersignal C1 auf niedrigem Pegel an die Gates der den zweiten Schaltabschnitt 95b bildenden NMOS-Transistoren über die NMOS-Transistoren des ersten Schaltabschnitts 95a übertragen wird.

Demgemäß werden die den zweiten Schaltabschnitt 95b bilden­ den NMOS-Transistoren ausgeschaltet gehalten, und da das niedrige erste Steuersignal an die Drains der den Pull- down-Abschnitt 95c bildenden NMOS-Transistoren übertragen wird, wird die potentialungebundene Spannung des Teilwort­ leitungspaars über jeden NMOS-Transistor des Pull-down-Ab­ schnitts 95c abgeleitet.

Auf diese Weise kann die potentialungebundene Spannung unter Verwendung des Pull-down-Abschnitts 95c abgeleitet werden, wenn sich Teilwortleitungspaare eines nicht ausgewählten Zellenarrays im potentialungebundenen Zustand befinden.

Wie erläutert, verfügt der erfindungsgemäße Speicher über die folgenden Vorteile:

• - Erstens kann die Chipgröße minimiert werden, da der lokale Wortleitungstreiber nur aus NMOS-Transistoren besteht.
• - Zweitens kann, da die potentialungebundene Spannung von Teilwortleitungspaaren eines nicht ausgewählten Zellenarrays abgeleitet wird, die Datenlesegenauigkeit entsprechend der potenzialungebundenen Spannung verbessert werden, wenn in einem späteren Prozess ein Zellenarray ausgewählt wird.
• - Drittens kann die Zugriffsgeschwindigkeit durch eine Über­ tragungscharakteristik ohne Spannungsabfall Vtn verbessert werden, und es wird ein hohes Treibervermögen erzielt.

Claims (20)

1. Nichtflüchtiger ferroelektrischer Speicher mit:

• - einem ersten und einem zweiten Zellenarray (93, 99), die aus einer Anzahl von Unterzellenarrays bestehen;
• - einem lokalen X-Decodierer (100) zum Ausgeben eines An­ steuerungssignals zum Ansteuern des ersten und zweiten Zel­ lenarrays;
• - einem ersten lokalen Wortleitungstreiber (95) zum selekti­ ven Anlegen des vom lokalen X-Decodierer ausgegebenen An­ steuerungssignals an das erste Zellenarray;
• - einem zweiten lokalen Wortleitungstreiber (97) zum selek­ tiven Anlegen des vom lokalen X-Decodierer ausgegebenen An­ steuerungssignals an das zweite Zellenarray; und
• - einem Hauptwortleitungstreiber (91) zum Ausgeben eines ersten Steuersignals, das bestimmt, ob der erste lokale Wortleitungstreiber aktiviert wird oder nicht, und eines zweiten Steuersignals, das bestimmt, ob der zweite lokale Wortleitungstreiber aktiviert wird oder nicht.

2. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass das erste und das zweite Steuersignal (C1, C2) einander ent­ gegengesetzte Phasen aufweisen.

3. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass der erste und der zweite lokale Wortleitungstreiber (95, 97) aus so vielen lokalen Wortleitungstreibern bestehen, wie Un­ terzellenarrays vorhanden sind, die das erste und zweite Zellenarray (93, 99) aufbauen.

4. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass der Hauptwortleitungstreiber (91) mindestens einen der An­ zahl lokaler Wortleitungstreiber aktiviert, die den ersten oder zweiten lokalen Wortleitungstreiber (95, 97) aufbauen.

5. Speicher nach Anspruch 3, dadurch gekennzeichnet, dass jede ein Unterzellenarray aufbauende Zelle Folgendes auf­ weist:

• - eine erste und eine zweite Teilwortleitung (SWL1, SWL2), die in Zeilenrichtung mit einem bestimmten gegenseitigen In­ tervall angeordnet sind;
• - eine erste und eine zweite Bitleitung (B/L1, B/L2), die die erste und zweite Teilwortleitung schneidend mit einem bestimmten gegenseitigen Intervall angeordnet sind;
• - einen ersten Transistor (T1), dessen Drain mit der ersten Bitleitung und dessen Gate mit der ersten Teilwortleitung verbunden ist;
• - einen ersten ferroelektrischen Kondensator (FC1), der zwi­ schen der Source des ersten Transistors und der zweiten Teilwortleitung ausgebildet ist;
• - einen zweiten Transistor (T2), dessen Drain mit der zwei­ ten Bitleitung und dessen Gate mit der zweiten Teilwortlei­ tung verbunden ist; und
• - einen zweiten ferroelektrischen Kondensator (FC2), der zwischen der Source des zweiten Transistors und der ersten Teilwortleitung ausgebildet ist.

6. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass der lokale X-Decodierer (100) an mindestens ein Unterzellen­ array einer Anzahl von Unterzellenarrays, die das erste und zweite Zellenarray (93, 99), bilden, ein Ansteuerungssignal anlegt.

7. Speicher nach Anspruch 4, dadurch gekennzeichnet, dass die Anzahl lokaler Wortleitungstreiber jeweils Folgendes aufweist:

• - erste Schaltabschnitt (95a, 97a) zum Schalten eines Aus­ gangssignals des Hauptwortleitungstreibers;
• - zweite Schaltabschnitte (95b, 97b), die durch das Aus­ gangssignal des ersten Schaltabschnitts gesteuert werden, um ein vom lokalen X-Decodierer (100) ausgegebenes Ansteue­ rungssignal zu schalten; und
• - Pull-down-Abschnitte (95c, 97c), die zwischen einem Ein­ gangsanschluss eines ersten Schaltabschnitts und einem Aus­ gangsanschluss des zweiten Schaltabschnitts ausgebildet sind, um eine potentialungebundene Spannung der ersten und zweiten Teilwortleitungen abzuleiten, wenn das Ausgangssi­ gnals des Hauptwortleitungstreibers (91) ein niedriges Si­ gnal ist.

8. Speicher nach Anspruch 7, dadurch gekennzeichnet, dass die ersten Schaltabschnitte (95a, 97a) aus einer Anzahl von NMOS-Transistoren in einer Reihe bestehen, wobei die Drains gemeinsam das Ausgangssignals des Hauptwortleitungstreibers (91) empfangen.

9. Speicher nach Anspruch 9, dadurch gekennzeichnet, dass die zweiten Schaltabschnitte (95b, 97b) aus einer Anzahl von NMOS-Transistoren in einer Reihe bestehen, deren Drains ein vom lokalen X-Decodierer (100) ausgegebenes Ansteuerungssi­ gnal empfangen und deren Gates ein Ausgangssignal der mehre­ ren den ersten Schaltabschnitt bildenden NMOS-Transistoren empfangen.

10. Speicher nach Anspruch 9, dadurch gekennzeichnet, dass der lokale X-Decodierer (100) nur ein Signal zum Anlegen an diejenigen ersten und zweiten Teilwortleitungen, die auszu­ wählen sind, in einem Aktivzustand ausgibt, während er die restlichen Signale in einem Inaktivzustand ausgibt.

11. Speicher nach Anspruch 7, dadurch gekennzeichnet, dass die Pull-down-Abschnitte (95c, 97c) aus einer Anzahl von NMOS-Transistoren in einer Reihe bestehen, deren Drains ge­ meinsam ein Ausgangssignal des Hauptwortleitungstreibers (91) empfangen.

12. Speicher nach Anspruch 9, dadurch gekennzeichnet, dass die Anzahl der die zweiten Schaltabschnitte (95b, 97b) bil­ denden NMOS-Transistoren ein größeres Treibervermögen als diejenigen NMOS-Transistoren aufweisen, die die ersten Schaltabschnitte (95a, 97a) und die Pull-down-Abschnitte (95c, 97c) bilden.

13. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass dann, wenn das erste vom Hauptwortleitungstreiber (91) aus­ gegebene Steuersignal ein aktives Signal ist, der erste lo­ kale Wortleitungstreiber (95) aktiviert wird und der zweite lokale Wortleitungstreiber (97) deaktiviert wird.

14. Speicher nach Anspruch 1, dadurch gekennzeichnet, dass dann, wenn das erste Steuersignal ein hohes Signal ist, der erste und der zweite Schaltabschnitt (95a, 95b) und der Pull-down-Abschnitt (95c) eingeschaltet werden und ein hohes Signal, das über den Pull-down-Abschnitt an einen Ausgangs­ anschluss des zweiten Schaltabschnitts übertragen wird, an den lokalen X-Decodierer (100) abgeleitet wird, der ein niedriges Signal an nichtausgewählte erste und zweite Teil­ wortleitungen anlegt.

15. Schaltung zum Betreiben eines nichtflüchtigen ferro­ elektrischen Speichers, der eine Anzahl lokaler Wortlei­ tungstreiber aufweist und mit einem solchen lokalen Wortlei­ tungstreiber versehen ist, der ein Ausgangssignal eines lo­ kalen X-Decodierers und ein Ansteuerungssignal eines Haupt­ wortleitungstreibers an ein Teilwortleitungspaar eines ent­ sprechenden Zellenarrays anlegt, mit:

• - ersten Schaltabschnitten (95a, 97a), die aus einer Anzahl von NMOS-Transistoren in einer Reihe bestehen, deren Drains gemeinsam ein Ausgangssignal des Hauptwortleitungstreibers empfangen und deren Gates eine Versorgungsspannung empfan­ gen;
• - zweiten Schaltabschnitten (95b, 97b) aus einer Anzahl von NMOS-Transistoren in einer Reihe, deren Drains eine Anzahl von vom lokalen X-Decodierer ausgegebenen Ausgangssignalen empfangen und deren Gates mit den Sources der NMOS-Transis­ toren des ersten Schaltabschnitts verbunden sind; und
• - einen Pull-down-Abschnitt mit einer Anzahl von NMOS-Tran­ sistoren in einer Reihe, deren Drains gemeinsam ein Aus­ gangssignal des Hauptwortleitungstreibers empfangen und de­ ren Sources mit den Sources der NMOS-Transistoren der zwei­ ten Schaltabschnitte verbunden sind, um eine potentialunge­ bundene Spannung der ersten und zweiten Teilwortleitungen abzuleiten, wenn das Ausgangssignal des Hauptwortleitungs­ treibers ein niedriges Signal ist.

16. Schaltung nach Anspruch 15, dadurch gekennzeichnet, dass die Anzahl der die zweiten Schaltabschnitte (95b, 97b) bildenden NMOS-Transistoren aufeinanderfolgende Paare bil­ den, wobei ein Paar Teilwortleitungen (erste und zweite Wortleitungen) mit jedem Paar von NMOS-Transistoren verbun­ den ist.

17. Schaltung nach Anspruch 15, dadurch gekennzeichnet, dass die NMOS-Transistoren der zweiten Schaltabschnitte (95b, 97b) ein größeres Treibervermögen als diejenigen der ersten Schaltabschnitte (95a, 97a) und der Pull-down-Ab­ schnitte (95c, 97c) aufweisen.

18. Schaltung nach Anspruch 15, dadurch gekennzeichnet, dass der lokale X-Decodierer (100) ein an die erste und zweite Teilwortleitung, die auszuwählen sind, ein Signal in einem aktiven Zustand ausgibt, während er die restlichen Si­ gnale in einem inaktiven Zustand ausgibt.

19. Schaltung nach Anspruch 15, dadurch gekennzeichnet, dass die zweiten Schaltabschnitte (95b, 97b) ein hohes Si­ gnal, das über die Pull-down-Abschnitte (95c, 97c) übertra­ gen wird, wenn das Ausgangssignal des Hauptwortleitungstrei­ bers (91) ein hohes Signal ist, an den lokalen X-Decodierer (100) ableiten.

20. Schaltung nach Anspruch 16, dadurch gekennzeichnet, dass dann, wenn n Paare erster und zweiter Teilwortleitungen vorliegen, 2n NMOS-Transistoren vorhanden sind, die die ers­ ten und zweiten Schaltabschnitte (95a, 97a; 95b; 97b) und die Pull-down-Abschnitte (95c, 97c) bilden.