DE2711734A1

DE2711734A1 - Rechner-schnittstelle

Info

Publication number: DE2711734A1
Application number: DE19772711734
Authority: DE
Inventors: Paul S Feldman; Robert B Johnson; Jun Chester M Nibby
Original assignee: Honeywell Information Systems Italia SpA
Current assignee: Bull HN Information Systems Italia SpA
Priority date: 1976-03-31
Filing date: 1977-03-17
Publication date: 1977-10-06
Also published as: BE852980A; US4060794A; FR2346774A1; GB1523579A; JPS52122439A; FR2346774B1; CA1087753A

Description

Die vorliegende Erfindung betrifft eine Schnittstelle nach dem Gattungsbegriff des Anspruches 1. Magnetkernspeicher oder MOS-Halbleiterspeicher mit wahlfreiem Zugriff erfordern im allgemeinen zusätzliche Operationen nach einer Lese- oder Schreiboperation hinsichtlich des Speichers. Beispielsweise wird bei dem Auslesen eines Magnetkernspeichers der Dateninhalt dieses Speichers zerstört. Um den Dateninhalt des Speichers zu sichern/ ist nach der Leseoperation eine weitere Schreiboperation erforderlich. Dementsprechend werden bei einer bekannten Speicheranordnung dieser Art die ausgelesenen Daten auf einer Datenschiene verriegelt, die die Daten aufrechterhält und während eines Speicherzyklus an eine Datenverriegelung abgibt. Bei dieser Art einen bekannten Speichers, der als verriegelter Speicher bekannt ist, bleiben die ausgelesenen Daten des Speichers während des gesamten Speicherzyklus auf der Datenschiene erhalten. Sie bleiben sogar dann noch erhalten, wenn das Speicheransteuersignal nicht mehr vorliegt. Die Daten auf der Dcitenschiene müssen daher auf andere Weise unwirksam gemacht werden. Wenn die Datenschiene während eines Speicherzyklus die: Daten einmal der Datenverriegelung angeboten hat, kann es wünschenswert sein, den verbleibenden Teil dieses Speicherzyklus zu benutzen, um in einem zweiten Speicherfeld eine Leseoperaticn auszulösen und die sich hierbei ergebenden Daten der Datenschiene anzubieten. Da jedoch die Datenschiene bei diesem bekannten verriegelten Speicher mit den zuvor ausgelesenen Daten verriegelt bleibt, kann sie während dieses Speicherzyklus solange nicht benutzt werden, wie sie von dem ersten Speicherfeld durch Vorgabe einer hohen Impedanz nicht abgetrennt ist. Bei bekannten Einrichtungen wird ein Pufferschaltkreis mit drei Zuständen benutzt, um die verriegelten Speicherfelder von der Datenschiene abzutrennen. Ein typischer solcher Pufferschaltkreis ist beispielsweise durch den Baustein SN75367 vorgegeben, der von der Firma Texas Instruments Inc. hergestellt wird. Iir. normalen Betrieb stellt dieser Tufferschaltkreis für das Speicherfeld eine hohe Impedanz dar,

709840/0771

wenn seine Steuerung, d. h. sein intern erzeugtes Taktsignal vorliegt. Liegt die Steuerung des PufforSchaltkreises nicht vor, so gibt er ein Signal mit hohem oder niedrigem Pegel aus. Fin Pufferschaltkreis mit drei Zuständen v/eist somit drei Ausgangscharakteristiken auf: Den Zustand eines hohen Pegels, den Zustand eines niedrigen Pegels und den Zustand einer großen Impedanz.

Es ist die Aufgabe der vorliegenden Erfindung, eine Schnittstelle zur Erzeugung von Taktimpulsen für den Hauptspeicher eines Rechners anzugeben, wobei Adressignale an den Hauptspeicher nur dann angelegt werden, wenn die Adressignale sich stabilisiert haben. Die Lösung dieser Aufgabe gelingt gemäß der im Anspruch 1 gekennzeichneten Erfindung. Weitere vorteilhafte Ausgestaltungen der Erfindung sind den Untcrsnsprüchen entnehmbar.

Gemäß der Erfindung v/erden im Zusammenhang mit einem Speicher vom Verriegelungstyp zu benutzende Taktsignale erst dann erzeugt, wenn gültige Adressignale vorliegen. Ein Signal CAS wird in Abhängigkeit von einem Signal RAS erzeugt, wobei der größtmöglichen Verzögerung der Speicheradressignale Rechnung getragen wird und wobei das Signal CAS nicht an den Speicher angelegt werden kann, bevor die größtmögliche Verzögerung der Adressignale verstrichen ist.

709840/0771

Anhand von in den Figuren der beiliegenden Zeichnungen dargestellten Ausführungsbeispielen sei die Erfindung im folgenden näher erläutert. Es zeigen:

Fig. 1 einen 16K-Spoicher mit Speicherfeldern für Worte von 6 Bit, bei dem die vorliegende Erfindung Anwendung findet,

Fig. 2 ein B.lockdj agrumm eines Ausführungsbeispielcs gemäß der vorliegenden Erfindung,

Fig. 3 ein Blockdingramm eines v/eiteren Ausführungr.-beiSpieles,

Fig. 4 ein Schaltungsdiagramm gemäß der vorliegenden Erfindung in näheren Einzelheiten,

Fig. 5A ein Blockdiagramm des erfindungsgemäßen Systems, Fig. 5B und 5C Impulsdiagranimo, die beim Anlegern eines Speicherstartsignales (GO-Signal) erzeugt werden,

Fig. 6 ein dem Blockdiagranun gemäß Fig. 5A zugeordnetes Impu1sd i agr amm,

Fig. 7 ein weiteres Blockdingramm des erfindungsgemäßen Systems,

Fig. 8 eine Schaltungsanordnung zur Erzeugung interner Zcittaktsignale gemäß der Erfindung und

Fig. 9 ein zu der Schaltungsanordnung gemäß Fig. 0 zugehöriges Impulsdiagramm.

Zwei 7\rten von Speicheranordnungen mit wahlfreiem Zugriff vom MOS-Typ sind heuto von verschiedenen Halbleiterherstellern v/ie Texas Instruments Inc., Intel Corporation, usw. im Handel erhältlich. Ein Speichertyp ist der verriegelte Speichertyp mit drei Zuständen, bei dem die Daten auf einer Datenschiene über Datenausgangsleitungen in einem vollständigen Speicherzyklus verriegelt werden und wobei ein Pufferschaltkreis vorgesehen sein muß, um die verriegelten Daten unwirksam zu machen oder

7098A0/0771

271173A

wobei ein zusätzlicher Zyklus vorgesehen sein muß, in dem die verriegelten Daten unwirksam gemacht v/erden. Einen solchen Speichertyp stellt der Speichertyp 2104 der Firma Intel Corporation bzw. der Speichertyp 4096 der Firma Fairchild Semieconductor Corporation dar. Ein typischer Pufferschaltkreis mit drei Zuständen zum Unwirksammachen der Verriegelung ist in Form der handelsüblich erhältlichen Bernsteine SN75367 oder SN753G8 gegeben.

Einen anderen Speichertyp stellt der nicht-verriegelte Speiche).· mit drei Zuständen dar. Ein typischer Speicher dieser Art ist durch den Speicher mit v/ahlfreiem Zugriff (RAM) vom MOS-Typ 21O7B der Firma Intel Corporation bzw. TI4u3O, 4050 und 4060 der Firma Texas Instruments Inc. gegeben. Bei Speichern vom Verriegelungstyp werden die Daten auf der Datenausgangsleitung solange aufrechterhalten, bis der Speicher nachfolgend über ein extern erzeugtes Signal zu einem weiteren Zyklus veranlaßt worden ist. Beim nicht-verriegelten Speicher folgt der Ausgang dem Eingang und dieser wird auf der Leso-Ausgangsleitung nicht verriegelt. Kenn demgemäß das Ansteucrsignal am Eingang weggenommen wird, so verschwindet auch das Ausgangssignal.

Gemäß Fig. 1 ist ein 16 Kilobit-Speicher für Worte mit 6 Bit vom Verriegelungstyp dargestellt. Jeder Speicherchip 101 bis 112 ist vom verriegelten Typ (Intel 2104 oder Fairchild 4096). Für ein Kort von 6 Bit werden 6 Spalten von 4 Reihen benutzt. In gleicher Weise kann ein Wort irgendeine Anzahl von Bits auf v/eisen, indem einfach Spalten hinzugefügt v/erden und die Gesamtkapazitcit des Speichers kann vergrößert werden, indem in einfacher Weise Reihen hinzugefügt werden. Wird beispielsweise eine'Wortlänge von 8 Bit gewünscht, σο werden 8 Spalten benötigt, während eine Wortlänge·von η Bit η Spalten erfordert. In Fig. 1 ist lediglich eine Eingangsklemmc pro Speicherchip dargestellt. Diese Eingangsklemmc ist mit CE bezeichnet und ihr wird das Freigaber.ignal für den betreffenden Chip zugeführt. Es versteht sich jedoch von selbst,

709840/0771

daß andere Eingangs- und Ausgangsklemmen vorgesehen sind zum Anlegen von Steuersignalen, Adressignalen, Datensignalen usw., was jedoch im Zusammenhang mit der vorliegenden Erfindung nicht interessiert.

Gemäß den Figuren 1 bis 4 besteht das Speicherfeld 1 gemäß Fig. 1 aus den MOS-Chips 101, 102 ... 1O3, wobei dasselbe Speicherfeld in Fig. 2 mit 201 und in Fig. 3 mit 301 bezeichnet ist. In gleicher Weise verhält es sich mit dem die Speicbo.reinheiten 104 bis 106 aufweisenden Speicherfeld 2, das in Fig. 2 mit 202 bezeichnet ist. In Fig. 3 ist jedoch eine Mischung aus verriegelten und nicht-verriegeltcn Spricherfcldern dargestellt. Unabhängig von diesem Unterschied liegt jedoch die zuvor erwähnte Übereinstimmung auch hinsichtlich dieser Speicheranordnung vor. Pufferschaltkreise 121, 122 ... 123 des Speicherfeldes 1 gemäß Fig. 1 entsprechen den Pufferschaltkreisen 205, usw., wie dies in Fig. 2 durch das gestrichelte Rechteck 407 angedeutet ist. In gleicher Weise werden diese Pufferschaltkreise in Fig. 3 durch ein gestricheltes Rechteck 407a und in Fig. 4 durch ein Rechteck 407b in ausgezogenen Linien angedeutet. Jedes verriegelte Speicherfeld 2 bis 4 gemäß Fig. 1 besitzt entsprechende Pufferschaltkreise in den Figuren 2 und 4.Da jedoch in Fig. 3 die Hälfte der Speicherfelder verriegelt und die andere Hälfte nicht verriegelt ist, sind dort lediglich für die verriegelten Speicherfelder entsprechende Pufferschaltkreise erforderlich. Es sei ferner darauf verwiesen, daß die Datenausgangsleitungen A, C ... E des Speicherfeldes 1 gemäß Fig. 1 den Datenausgangsleitungen Λ., C₄ ... E. des Pufferschaltkreises 407b in Fig. entsprechen. In gleicher Weise entsprechen die Ausgangsleitungen B, D ... F des Speicherfeldes 1 gemäß Fig. 1 den Ausgangsleitungen B₄, D₄ ... F₄ des Pufferschaltkreises 407b gemäß Fig. 4. In Fig. 4 sind jedoch die Speicherfelder selbst nicht dargestellt, sondern lediglich die Datenausgangsleitung, der

709840/0771

"· ft **

ruffersehaltkreis und die Ausgangsleitungen. Die gleiche zuvor erwähnte Analogie ergibt sich hinsichtlich des Speicherfelder; 3 gemäß Fig. 1 im Hinblick auf den Pufferschaltkreis 405b gemäß Fig. 4.

Soll beispielsweise gemäß Fig. 1 ein 6 Dit-Wort in den HaIbleitercbip-Spcichereinheiten 104, 105 ... 106 der zweiten Reihe ausgewählt und verriegelt werden, so adressiert der Roihen-Docodierpuffer in jedem Chip (siehe Bezugsziffer in Fig. 5Λ) eine ausgewählte Reihe in der Speicheranordnung gemäß Fig. 1 während andere Adressen geeignete Speicherzellen innerhalb der Speicherchips 104, 105 ... 106 herausgreifen. Durch die bei der nicht dargestellten Spaltendecodierung sich ergebenden Adressen werden sodann die geeigneten Zellen (eine Zelle pro Chip) innerhalb der Chips 104, 105 ... 106 abgefragt. Auf diese Weise wird ein Wort von 6 Hit innerhalb des Speicherfeldes 2 ausgewählt, wobei jeweils ein Bit des Wortes auf den Datcnausgangsleitungen G, I ... K auftritt. Diese Information wird auf den Datenausgangnleitungcn 116, 117 ... 118 solange verriegelt, bis der nächfite Speicherzyklus auftritt oder bis diese Information durch irgendeinen der Pufferschaltkreise 121 bis 123, 127 bis 129 usw. unwirksam gemacht wird. Wenn andererseits nicht verriegelte Speicher mit drei Zuständen anstelle der Speichorchips 101 bis 112 benutzt werden, so sind keine Pufferschaltkreise 121 bis 129 erforderlich, da. das Ausgangssignal eines jeden Chips dem Chip-Freigabesignal unmittelbar folgt, das mittels eines intern erzeugten Taktsigna] es an den Klemmen CE angelegt wird. Das Speicherfeld gemäß Fig. 1 kann mit anderen ähnlichen Speicherfeldern des Verriegelungstyps oder mit anderen Speicherfeldern des nicht· verriegelten Typs kombiniert werden um einen Speicher mit großer Kapazität zu bilden. Hierin ist einer der Vorteile gemäß der vorliegenden Erfindung zu sehen, wobei hybride Speicher benutzt werden können und der Anwender nicht auf Speicher von irgendeinem Hersteller oder von irgendeinem Typ zurückgreifen muß. 7Q98A0/0771

Wenn Speicherfelder vom Verriegeluntstyp kombiniert werden und die Datenausgangleitungen an eine Datenschiene angeschlossen werden, so ergibt sich ein Problem, wenn zunächst eine erste Adresse benutzt wird und sodann eine andere Adresse, um Daten auszulesen. Es ist leicht ersichtlich, daß die durch die ernte Adresse ausgelesenen Daten erst von der Datenschicno abgetrennt werden müssen, indem eine hohe Impedanz eingeschaltet wird, bevor durch die zweite Adresse ausgelesene Daten auf der Datenschiene erneut verriegelt v/erden können. Wenn darüber hinaus Kpeicherfelder vom Mischtyp, wobei einige vom Verriegelungstyp und andere vom nicht-verriegelten Typ sein können, an die Datenschiene angeschlossen v/erden sollen, so ergibt sich ein ähnliche« Problem, wenn zunächst ein verriegelte« Speicherfeld und .sodann ein nicht-verriegelter. Speicherfeld abgefragt v/erden soll. Das verriegelte Speicherfold muß zuerst entkoppelt v/erden, bevor das nicht-verriegelte Speichorfeld seine Daten an die Datenschiene abgeben kann. Wie später noch näher zu erläutern sein wird, erfordert jedoch der verriegelte Speichertyp ein intern erzeugtes Sperrsigna]. Dieses Sperrsignal wird intern in Abhängigkeit von jedem Spaltenaclressen-Strobosignal CAE; erzeugt, welches seinerseits in Abhängigkeit von einem Rcihenadressignal RAS erzeugt wird. Die ersten Signale RAS und CAS erzeugen die Freigabe.signale für einen Speicherayklun und im Falle des Auslesens von Daten werden diese Daten verriegelt. Die zweiten Signale RAS und CAS dürfen jedoch auf keinen Fall wirksam werden, da sie der Freigabe eines unterschiedlichen Speicherfeldes dienen können. Diese zweiten Signale dürfen somit niemals dem ersten bereits freigegebenen Speicherfeld zugeführt werden. Im bekannten Fall gibt es keine Schnittstelle, die das erste Speicherfeld sperrt, bevor das zweite Speicherfeld freigegeben wird. Im Hinblick auf dieses Problem bringt der Pufferschaltkreis mit der getasteten Spannungsversorgung gemäß der vorliegenden Erfindung eine Lösung. Herkömmliche Schaltkreise für diesen Zweck, wie nie eingangs erläutert wurden, erfüllen diese Funktion nur mit einem relativ hohen Leistungsverbrauch und damit verbundenen Kosten.

709840/0771

Gemäß Fig. 2 sind vier verriegelte Speicherfelder 201 bis 204 dargestellt, die den verriegelten Speicherfeldern 1 bis 4 in Fig. 1 entsprechen. Im Prinzip kann eine beliebige Anzahl verriegelter Speicherfelder verwendet werden, so daß die Anzahl vier nur ein willkürliches Beispiel darstellt. Die Datenausgangsleitungen 211 bis 214 der verriegelten Speicherfelder 201 bis 204 sind an die Datenschiene mittels handelsüblich erhältlicher Puffcrschaltkreise 205 bis 207, die dem Typ EN74IIO4 bzw. SN74T-LO4 entsprechen können, angeschlossen. Es sei darauf verwiesen, daß bei einem gespeicherten Wort mit G P.it C Datenausgangsleitungen pro Speicher feld benutzt werden, wobei jede Datenausgangsleitung übnr einen Pufferschaltkreis mit der Datenschiene verbunden ist. Es ergeben sich somit G Pufferschaltkreise pro Speicherfeld. Diese Mehrzahl von Pufferschaltkreisen wird durch die gestrichelten Rechtecke 407, 409 in den Figuren 2 bis 4 angedeutet. Die Speicherfelder 201 bis 204 werden durch Tr.ktsignale 201c bis 204c entsprechend angesteuert. Wenn irgendeines dieser Taktsignale an ein ausgewähltes Speicher feld angelegt wird, so verursacht dieses die Erzeugung von ersten Signalen RAS und CAS, die das ausgewählte erste Speicherfeld freigeben, sie rufen ferner die Anwahl der entsprechenden Ausgangsleitungen hervor und sie verursachen, sofern Datennignale vorliegen, deren Verriegelung auf den Ausgangsleitungen. Die Daten werden sodann der Datenschiene 209 angeboten, die ihx'erseits diese an eine Datenverriegelung 210 anlegt, um nachfolgend eine Schreiboperation hinsichtlich des Speichers oder irgendeine andere Operationsart auszuführen. Wenn irgendein Speicherfeld einmal angesteuert ist und seine Daten auf der Datenschiene verriegelt sind, so müssen diese Daten vor der Ansteuerung irgendeines anderen Speicherfeldes unwirksam gemacht werden. Zu diesem Zweck ist ein zweites Signal RAS und CAS erforderlich und da das zweite Signal CAS das die tatsächliche Sperrung in dem verriegelten Speichor bewirkt intern nicht während des laufenden Speicherzyklus

709840/0771

/ - 11 -

erzeugt wird, muß die Sperrung durch die Puf ferschaltkrci.se 4O7, 409 zusammen mit einem Spannunystaotimpuls durchgeführt werden. Dies sei später anhand von Fig. 4 näher beschrieben.

Gemäß Fig. 3 sind vier Spcicherfeider dargestellt, die an die Dntenschieno angeschlossert sind. Zwei Speicherfelder 3O1 , 302 sind vom Verriegelungstyp und dementsprechend an die Datenschiene über Pufferschaltkreise 407a angeschlossen, die durch einen Spannungstastimpuls gesteuert v/erden. Als Pufferschaltkreise können wiederum die handelsüblich erhältlichen Bausteine SN74HO4 bzw. SN74LSO4 Verwendung finden. Zwei Speicherfelder vom r.icht-verriegelten Typ mit drei Zuständen 303 bis 304 sind ebenfalls an die Datenschiene über die Datenausgangsleitung 313 angeschlossen. Da dirso Speicherfelder jedoch vom nicht-verriegelten Typ sind, sind auch keine Pufferschaltkreise erforderlich. Bei die?jen unvcrriegelten Speicherteldern folgt das Ausgangssignal dem Ansteners.ignal und verschwindet, wenn die der Ansteuerung dienenden extern erzeugten Taktsignale 303c bzw. 304c verschwinden. 7\uch hinsichtlich der /anordnung gemäß Fig. 3 können im Prinzip beliebig viele Speicherfelder des verriegelten und des nicht-verriegcHen Typs Verwendung finden.

Gemäß Fig. 4 sind Einzelheiten der Spannungstastung und der Pufferschaltkreise dargestellt. Die Pufferschaltkreise 407 und 409 stellen im Handel erhältliche Bausteine SN7411O4 bzw. SN74LSO4 dar, auf die eingangs verwiesen wurde. Jeder Pufferschaltkreis 407b, 409b besteht aus C Schaltkreisen 421a ... 423a vom Invertertyp. Der Eingang eines jeden Inverterschaltkreises ist an die DatcnausgangsleJtung eines MOS-Speicherchips angeschlossen. So ist beispielsweise der Invertorschaltkrcis 4 21a an die Datenausgangsleitung A. angeschlossen, die der Datenausgangsleitung A des Speicherchips 101 gemttß Fig. 1 entspricht. Die anderen Inverterschaltkreise sind in gleicher Weise an entsprechende Datcnausgangslcitungen angeschlossen. Die Ausgänge B₄, D₄ ... F₄ des Pufferschaltkreises 407 verbinden die Datenausgangsleitungen über den entsprechenden

709840/0771

Pufforschaltkreis mit der Datenschiene. Die Pufferschaltkreir.e 409b sind in Bezug auf ihre zugeordneten Spei eherfeider in der gleiche» Weise angeschlossen. Die Charakteristik eines jeden Pufferschaltkreises 407b, 409b ist dergestalt, daß er immer dann eine hohe Impedanz aufweist, wenn keine Spannung auf der Spannungszuführungsleitung auftritt. In diesem Fall wird praktisch din Verbindung zwischen der Datonausgangsloitung des Speicherchips und der Datenschiene unterbrochen. Hegt jedoch Spannung an, so arbeitet der Puf f ei. schaltkreis als normaler Jnverterschaltkreis und erzeugt ein Signal mit hohem oder niedrigem Pegel an den Ausgangsklemmen B- ... F -, N- ... R- usw. je nachdem ob das Signal auf der Datenausgangsleitung A- ... E-, M- ... Q-, usw. einen niedrigen oder hohen Pegel aufweist. Zur Simulation eines Schaltkreises mit drei Zuständen erfordern somit die Pufferschaltkreise 407 bis 409 im wesentlichen keine Spannungszuführung.

Die Spannung wird an die Spannungszuführungsleitung wie folgt angelegt: Wenn ein Taktsignal (Takt 1 oder Takt 2) an das NOR-Gatter 401 angelegt wird, so nimmt dessen Ausgang den niedrigen Pegel ein und die über den Widerstand 405 an die Basis des npn-Transistors 404 angelegte Vorspannung geht ebenfalls nach unten, d. h. gegen Massepotential, wodurch der Transistor 404 in den nicht-leitenden Zustand gelangt. Da von der Klemme ZVP12P über dio Widerstände 402 und 4OG eine positive Vorspannung in diesem Fall an die Basis des Transi.stors 403 gelegt wird, gelangt dieser in den leitenden Zustand und legt die an der Klemme ZVP05A anliegende Spannung an die Spannungszuführungsleitung. Hierdurch wird die erforderliche Spannung an die Pufferschaltkreise 407b angelegt, wodurch die Datenausgangsleitungen A. ... E. mit der Datenschiene B. ... F. verbunden werden. Werden die Taktsignnle 1 oder 2 nicht an das NOR-Gatter 401 angelegt, so weist die Basis des Transistors 404 eine positive Vorspannung auf und der Transistor 404 befindet sich im leitenden Zustand. In

709840/0771

diesem Fall erhält clic Basis des Transistors 403 über den Widerstand 4OG eine nogcitive Vorspannung, wodurch dieser Transistor in den nicht-leitenden Zustand gelangt und die Spannung auf der Spannungsauführungnleitung abgetrennt wird. Beim Auslesen von Daten sind nunmehr die Datenausgnngsleitungen h. ... E. von der Datenschione B. ... F" abgetrennt, da bei fehlender Spannungsversorgung die Puffersclialtkrei.se 407b den Zustand der hohen Impedanz aufweisen.

Fig. SA zeigt ein detailliertes BIockd.tagramm, wobei die verriegelten fJpeichcrfelder 504 und 506 den Speicho-f eidern 301 und 302 in Fig. 3 entsprechen und wobei die nicht --verriegelten Speicherfelder 507 und 500 mit den Speichern 3O3 und 3O4 <jc ιη'ϊβ Fig. 3 übereinstimmen. Die Spnnnungstastung 511 zusammen mit ihrer Steuerung 512 entspricht der Spannnngstastung 407a gemäß Fig. 3. Die mit "Anschluß" bezeichneten Rechtecke stellen Anschlußinöglichkeiten für das Anlegen von Eingangsodor Ausgangssignalen dar.Ein codiertes Adressignal wird über die Eingangf.leitungen 501a an einen 1 aus 4-Decodierer angelegt. Ein solcher Decodierer ist beispielsweise als Baustein RI74S130 von der Firitui Texas Instruments Corporation erhältlich. Die anliegende Adresse wird in dem Decodierer decodiert und an die Invertcrschaltkreise 513, 514 angelegt:. Die Ausgnngssignale der Inverter 513, 514 werden Taktschaltkreisen 501, 510 zusammen mit den Systcm-Taktimpulsen zugeführt. Der Taktschaltkreis 509 erzeugt in Abhängigkeit von dem f-yr.teintakt einen Impuls RAS (Reihenadresse-Strobosignal) , welches seinerseits ein Signal CAS (Spaltcnadresse-Strobonignal) über einen Verzögerungsschaltkreis 502 erzeugt. Eine weitere diesbezügliche Erläuterung erfolgt später anhand der Figuren 8 und 9. Der Taktschaltkreis 510 ist getrennt von den nicht-vcrriegelten Speicherfeldern 507 und 508 dargestellt; es liegt jedoch auf der Hand, daß dieser Taktschaltkreis einem Teil der Ansteuerung der unverriegelten Spcicherfeldcr 507 und 500 bildet. In Fig. 5B ist die Erzeugung eines internen Taktr.ignales auf Grund eines Startsignales GO für den nicht-

709840/0771

_ 14 _

verriegelten Speicher dargestellt. Es sei darauf verwiegen, daß das interne Taktsignal zwischen zwei benachbarten Signalen GO ausgelöst und beendigt wird, wobei zwei benachbarte Signale GO einen vollständigen Speicherzyklus eingrenzen. Auf Grund dec Chip-Ansteuersignales CE werden Daten auf tier Datonausgangsschione au.'jgogeben, falls das ,Signal CE den hohen Pegel aufweint und d.iese Daten v/erden von der Datenausgangsychieno entfernt, wenn dar. Signal CE den niedrigen Pegel aufweist:. 7η Fig. 5C wird jedoch in Abhängigkeit von dem an den verriegelten Speicher angelegten Systemtakt durch den Takt .'-,elialtkre.i s kein internes Taktsignal erzeugt, das dem Takt.L'-ignal hi nr.ichtlich des niclit-verriegclten Speichers ähnlich wäre. In Abhängigkeit von dem Sysrrmtakt wird jedoch ein Ruihcnadn-r-.signal KAS und ein Spaltenadressignal CAS erzeugt, /ms F:ig. 5Λ geht: in diesel Zusammenhang hervor, daß auf Grund der; Signale:; RAS, dar; in der Verzögerungsleitung verzögert wird, ein Signal CAS erzeugt wird. Deide Signale RAS und GAS vi^rden an den ausgewählten verriegelten Speicher 504 bzw. 5OG angelegt, wodurch eine Verriegelung der Daten auf der Ausgangsschione erfolgt. Diese Daten verbleiben auf der Datenausgangsr.chieno bis ein zweites Signal CAS oder ein nachfolgender nicht dargestellter Speicherzyklus erzeugt wird, wodurch die D.; Lenausgangsschicne von dem verriegelten Speicher getrennt wird. Tritt kein zweitos Signal CAS oder kein nachfolgender Spoichorzyklus auf, so bleiben die Daten auf der Ausgangsschieno verriegelt. Da dar. Signal CAS in Abhängigkeit von dem Signal RAS erzeugt wird und da dieses zweite Systemtektsignal für ein anderes verriegeltes Speicherfeld oder gar für ein nicht-vcrrietjel tos Speicherfeld vorgesehen sein kann, würden diese Daten auf der Datenschiene auch in dem zweiten Spei eherzyklur; verriegelt bleiben und mit den beim Losen oder Schreiben während des zweiten Speicherzyklus in einem anderen Spejchcrfeld vorliegenden Daten überlappen. Aus diesem Grund ist die Spaiiinnigntastung 511 und die Signalsteuerung 512 gemäß Fig. 5A vor gesellen, um die Datcnaucganysschicno. innerhalb des ersten Speicherzyklus von dem verriegelten Speicher zu trennen, was in Fig. 5C näher dargestellt ist.

709840/0771

271 1 73A

Fig. 6. zeigt ein detailliertes Taktdiagrainm für die Schaltung gemäß Fig. 5Λ. Zunächst ist eine Reihe von Startimpulsen GO-C01 dargestellt, die v;ie zuvor erwähnt einen vollständigen Speichorzyklus auslosen. Ks sei angenommen, daß bei dem ersten Startimpuls GO die an den Decodierer 501 angelegte Adresse anzeigt, daß auf die verriegelte; Speicheroinhe.it 504 Zugriff genommen werden soll. Auf Grund des Systemtaktsignal es G01 werden dementsprechend Signale HAS-602 und CAS-603 erzeugt, um die Ausgangi5daten den verriegelten Speichern 504 auf der Datcnausgangs-schiono vorriegeln zu können. Die Daten den Speichere 504 nehmen den hohon Pegel ein und belialten diesen Pegel bei, wie dies durch den Ii.ipulszug 606 in Fig. 6 angededeutet int. Die einzige Maßnahme, die der Hersteller dey verriegelten Speichors getroffen hat, um die Daten auf der Datenschiene von dem Speicher zu entkoppeln, besteht in der Erzeugung einen zweiton Signalers CAS auf Grund einen zweiten Systemtaktsignal.es.. Wie aus Fig. G crr.ichtli.ch zeigen bei dem zweiten Stctrtsignal GO die codierten Adresnignalo an, daß der nicht-verriegelte Speicher 507 auszuwählen ist und dementsprechend wird kein zweiter. Signal KAS bzw. CAS hinsichtlich des zuvoi: ausgewählten verriegelten Speichers 504 erzeugt, so dciß die Daten auf der Datenschi one gemäß dem Impnlszng GOG den hohen Pegel beibehalten. Itai diesem zv.'eiten, durch das Startsignal GO ausgelösten Speichorzyklus wird jedoch ein internes Taktsignal G05 durch den Taktschaltkreis 510 erzeugt. Auf Grund des internen Taktsignales G05 v/erden die Daten des adressierten nicht-verriegelten Speichers 507 ausgegeben und behalten den hohen Pegel bei, bis der zweite Spojchersyklus beendet wird. Dies ist durch den Impulszug G07 in Fig. 6 dargestellt. Es ist somit ersichtlich, daß die gemäß dem Impulszug GOG zuvor mit der Datenschiene verriegelten Daten des zuvor adressierten verriegelten Speichers 504 mit den Daten des nicht-verriegelten Speichers 507 gemäß dem Iinpulszug G07 auf der Datenschiene Überlappen. Gemäß der vorliegenden Erfindung worden jedoch die Daten gemäß dem Impulszug COG, in der durch den Impulszug 608 angedeuteten Weise von der Datenschiene entkoppelt, indem das Spannungstaktsignal 604 an den

7 0 9 8 A 0 / 0-7 7 1

im Handel erhält] ichen Pufferschaltkrcis 407, 407a bzw. 407b angelegt wird. Durch diene Maßnahme wird somit der Zustand hoher !Impedanz hinsichtlich des Puffcrschaltkrcises 407, 407a bzw. 407)5 zwischen dem verriegelten Speicher und der Datenaus· gangsr.cbi one erzeugt. En ist somit ersichtlich, daß gemäß der vorliegenden Erfindung eine Schnittstelle gebildet wird, die innerhalb der Grenzen einer; vorgegebenen Speieherzyklus die Daten eines ausg(.-v.'ähH en verriegelten Speichers von der Datenschiene abtrennt. Der Hersteller von Rechnern bzw. von Speichern für solche Rechner besitzt somit eine größere Auswahl hinsiebt]ich der Lieferfirmen von grundlegenden Speicherelementen und ist .somit in der Lage, seine Speicher systeme mit einer 7mswahl verschiedener Speicherelemente herzustellen.

Die Einrichtung gemäß Fig. 7 ist derjenigen gemäß Fig. 5Λ
ähnlich, wobei jedoch nur der obere Teil, d. h. der verriegelte i;jie.i chertei .1 von Fig. 5Λ dargestellt ist. Die verriegelten rpe.i cherf elder 704 und 7OG gemäß Fig. 7 entsprechen
den verriegelten Speicherfeldern DO4 und 5OG gemäß Fig. 5Λ. Die Spannungstastung DIl gernäß Fig. DA entspricht der
Spannunqsl.astung 711 gemäß Fig. 7. 1]r sei darauf verwiesen, daß gemäß Fig. 5h dar, decodierte Signal RAS hinsichtlich
.irgendeines ausgewählten verriegelten Speicherteldes !Ϊ04
oder DOG über die Verzögerungsleitung 502 geführt wird, um
dar. Sign;).! CASJ hi nsi chtl i oh des ausgewählten Speicherfeidos zu erzeugen, wobei in Fig. 7 dies in entsprechender VJeise
durch die Verzögerungsleitung 702 geschieht.

In Fig. 0 ist ein detailliertes Hloekdiagramm für die Erzeugung der Taktsignale RAS und CAS dargestellt, welches im Hinblick auf verriegelte Speicherfelder Anwendung findet.
In Fig. 0 ist in näheren Einzelheiten der verriegelte
Speicherten gemäß Fig. 7 dargestellt. Die vorriegelten
Speicheifolder 813 und 014 gemäß Fig. 8 entsprechen den
verriegelten Speicherfeldern 704 und 706 gemäß Fig. 7.

709840/0771

Die beulen Anr.chlußstif te RAS1 und KAS2 entsprechen don beiden Eingangr.anschliissen PAS geim'iß Fig. 7. Darüber hinan:, entspri c hf: die Verzögerungsleitung 8OOD gemäß Fig. 8 dor Vo; zog ei ungs·· leitung 702 gemäß Fig. 7. Zusätzliche in Fig. O vorhandene Schaltkreise werden weiter linien beschrieben. Zunächst :;ci iingeiioiiiincn, daß entweder dar; Signal HAS1 oder dar; Signal 1^::Λ.".2 an die i:.i ngangs-Ansch.1 nßs tii'to angelegt ist. Diese Si gnale v/erden sodann den Tuff ergattern 801 und 802 zugofiiln i.. Durch Anlegen des Signalen ΠΛί! r.n den au^c;gev;älilten verr.i c;'· 1 1 ·<;n iipoJoher v/.ird ein l.er.;o- odc;r Schreibxy];lu.·: hinnichl 1 i el< d i.eso« :.i'H·/i el J.r-n verr.i cigelten Προ i clicrf (ld(!·; ausge 1 ös i . :',niu gleieh.-jj Jio.i ί. junil; t, in dem ^ar; fJigna.l Ρ.ΛΠ an c'iar; omI i.prcoln'ii'.l-: vorr.i (<|e I to .'!jifiielu'i'f (;ld angc^lc^gt. v.'ird, v/ird er. auch an i'Jen Inver 1 ei rein 1 tl.rc i r; 803 angolog t. Vn-, Aur;gang:;f.ig.'"i <, I .-'<■-, in· vcrlciü {>(.>'> \.'.i )■<> der Vor'/ftgerungs I o.i lung JlC)Ol) zug<^vliiln I. u.M.! /ornev ,ni! e.iii liMin-Ca 11 (ι f. 12 gegeb.n. Did Vorwog;-uu.i'j sie i ·· t ung (!·!.'))· }i<'i;tc:)il hiorJ.oi aus. :! i :;}.i et cui Πρΐι1οη);ί)ΐ;ΐ) min ·η ! en >'Ό·1 , t>()f) v⁷U';a:-.i;,;']i mit l'ondi M.sat"o-i Lc i_; jionenten V>0'3 , {107 und eim.·-

V.'i der :1 .a,d!";).O)U] ■ uniitc! iJOi'.. Das Ausgangs signal der V< ) -.ίχη ·ϊΐ)ΐι', s·· leitung ^OOD wird sodann einem Invei ler-Pui 1 crsc.lial I )·. ι ι ■ i :·. IiO'¹ JMUjf'J i'iln I., dor: se i iierso i tr. an x\;oi f'iuH i plexei -scha I t ) ι ■■ · i :..· · IMc, 811 an«;:. >:. c: 11 l.or;sen ist. Di ο HuI. tlp.l e::orsohall.V.ro j se sind im Handel ei hä.1 t :) i oho MuI t.ij.l(!>:orr»c:lial tKroiso vom Typ ¹I'i: . 71;; l'.7 und sie erzeug··]) die Hpal lenadresse fin die. 4K- -Προ i e)ni e i n-J'iclil.ungen 8 13 und ί>14. Wenn aus» dei.i verzögerten ilitjual l'.AS das Signal CJ^'' gebildet v/ird, so wird dieses an die verriegelten ΊΚ- Speiehoreiiiriehtungon 01.Ί vind 814 angelegt und ndress ii;rt den Speicher. Zusätzlich ?.u der Erzeugung von Adro.ⁱ;s(-n Tür den verriegelten Speicher erzeugen die MuIl-I-ploxer 8K), C11 ;:usar.unen in.it der Verzögerung si o.i 1 ung und den Tnverlcrn eine Kon troll ir.ügl lchkolt, um sicherzust e 1 1 on / daß das SJgnal CA.''· erst auftritt, nachdem die Adressen gültig sind. D.1 esc« l'ontrollrnoriiual ergibt sich durch das Aulegen von drei positiven F.i ngangonignalen an den Gatlerschaltkrol r. 812.

7098A0/0771 BAD ORIGINAL

P.v/o 1 dieser Γ i nqanqs.s i. cjiiril. c» sind die; /msqanqssj qnal c der MuKiploTT 810 und 011 und nie v/erden an din Kinqanqs·- k.lemmen der. HAND CI₁Ii. ters 0 1 2 beim AufLreLon dor. r>iqnale<; ΠΛί'.Ι ocUr i'J\.^c<.;> anqoleqL. I :.^r; sei hier vormerkt:, dai' ('!ie.se beiden i'.iqnalo vei r.öqort sind und dad sie erst auf bd on, nachdem c i ο qi <">Γ. I ir.öq 1 iche Vor '/OqCrUiHj durch die Mull, iplcxor 01O uikI 011 fes! qest:e111: worden ist., νιοΐκύ durcli die qef.aiiile Hi nr ichl unq der Tiupuli; Cl,','> crsL orxcuql·. ν/i rd , \?eim die qrör.lnii'kjl i elie Ver ζΓι-jer unq a)»qel aiiCoii i;-.l. Diese ) uiil. t Ituir···· v.'o i i;e i ;: I. er l(.i:<l'i ! ic:li, da da;; i'.iqual. C!7\ 5 - curs L auf'Lieicn darf, nüel'.le'ii die /ί !re::;i mi cjc-))lldcL· und air; (jüll.Iq bostät. i q ί. v.'ordcii riii'l, d. )i. n.H'hi Ii in (Ii(^ 7.d re;.:: i ijii.i 1 e r. l.ali.i 1 i :; i ol t r; i nc'i . Die· fiein Ui'iMl <·ιΐ(Ί \:ird <! ulureh r.eclinui.q qel.vatjen, daß da:; (\\ί lev U]'.'. (luvcli Λι. ti IcI. ten [>c>.". i L i ven .lnipulr; )>el Γι ί. i ql·. v/iii! und dadui'eli e!.i:; ί - i · j ι *" · I C/'.S ei:t'Uqt:. ))a:·. di'ille 1! i nqanci';;, i qnal. für da;·, dal:! ei: ii \'.' \/ird. durch den Inverter Γ>0"! vor qc je 1 ίίι und y,\\\- / }-:-.c!ia J 1 uii ι i\vr, Si<jna1e:· Ch',' htüiul ^r/i.. Dan ili'iiial d(!;: li!Vi,lcr:; !'·(> ) i:;l ein poj; il i.ve·¹. fJinn.il, das zu c i in ii fiülii-iH)i ".! i l'punl·. ί air; di( ))ci<]cii anderen (!al: ί er·-]' i nqanqs·· ;; iqn.ile i iiiici li"; I) > des '/yl.lus auf Li it t. und seine l'unh I. i cm dien I. de·! Absch.'Π unq dos .'".iqnalcs Chi',. ]K\r, .'". iqnal (''!'. v.'i.rd a))qeselKi 1 I f · t , \'cnn am linde der. vorliegenden '/,yl.lur; d ;:; T.iqnal am Au:;(|;iiiq des liivci (.(·»'<·. V,O'.\ den licqa t. i.veii V.'eil (viniiiii.ini". Dar. am Ansqaii'i des O.illers 8 1Ii auf t ι c I < -ικίο Tiqnal (ΆΓ. \/iid auf die -1 V.-i'i .e i ehere i nlu> i I en Π 1 "3 und 8 1 Ί qeqelxn. üTdierc liir/elheilen h i ns i eh t 1 i ( h del \! i rkunqsv¹; ·! .<·.(; dt;:; r.eha 1 titre i se:, qein "1 ί» I¹IfJ. 8 or.qelieii s.ieh im ZiU'.aiUi.ciihaiHj mit. dem Tal. Id i aq ramm qem'il'i Γ i q . !) .

Der liii})ul sxuq 'If)] vo cievit.l i clit ilic '.(.MLlLc¹IiO Laqo de::; f'i<jnalo:; Γ.Α'.',\ }>/\.'. ΚΛί'.ΐ!. Die fiiqnaU: 1:AS1 hzv;. }\M',2 rUcllcn liicr-)>oi decodier Ie Ί'.ι); I s i qnal e für die Ke i henadresse dar. Wie zuvor beseht i (·1'!'ΐι, v/erdon die; Adressant akts i qnal e einem Decodierer ΓιΟ 1 qoii'.'iB V i Cj . ^Γ»Λ v.Ufjef (ihr t:, der iH.c:iUi i'icjnale decodlcrt;. ihi'o l'\inl.l.!on lieql in (.'icy Aur.lör.uncj t>.ine.¹; Li!:;e- oder

709840/0771

Schrei bsyklus hinsichtlich dor, Speichers. Dor ]mpulszug rteilt dc?η Ausgangsimpuls dos Inverters 0O3 dar, der der Eingangs!;]emme der Verzögerungsleitung ÖOOD und einem Eingang des KAND-Gattcrs 812 zugeführt wird. F.s sei darauf verwiesen, daß eine geringe zeitliche Verschiebung -zwischen dem Eingangssignal und dein Ausgangssignal des Invertiere 803 auftritt, was auf die Schaltkreise des Inverters zurückzuführen ist. Das /aisgangssignal der Verzögerungsleitung BOOD v;ird in Fig. 9 durch den Impuls zug 903 dargestellt, wobei die Verzögerungsleitung im wesentlichen die Verzögerung zwischen dar Anstiegsflanke des Impulses PJvS und der /oistiegsflanke des Impulses CAS bestimmt. Das am Ausgang der Verzögerungsleitung 80OD auftretende Signal wird einem weiteren Inverter- Pufferschaltkreis f!09 zugeführt. Das invertierte Ausgangssigna], des Puffers 809 ist durch den Impulszug 904 in Fig. 9 dargestellt und wird den Tasteingangsklemmen der beiden 2 zu 1-Multiplexer 810 und 811 zugeführt. Diese Multiplexer können .sodann die Reihen- und Spaltenadresse in Abhängigkeit von dem decodicr-Ven Signa], auswählen. Ferner wird ein Ausgang eines jeden der Multiplexer 810 und 811 als ein entsprechender Kingang auf das K7\1*D-Gatter 812 geschaltet. Die entsprochenden Einga'nge der Multiplexer sind an Potentiale entsprechend "O" und "1" gelegt und erzeugen somit Impulse mit einer positiven Flanke. Da verschiedene Multiplexer verschiedene Verzögerungs-

en

charakteristik aufweisen, was beispielsweise herstellungsbedingt sein kann, wird ein Ausgangssigna] der beiden Multiplexer liinger als das andere verzögert sein.

Zum Zwecke der Erläuterung sei angenommen, daß das Signal durch den Multiplexer 810 liinger verzögert wird und nacli dem Signal des Multiplexers 811 auftritt. In diesem Fall wird das Ausgangssignal des Multiplexers 810 zur Auslösung der Anstiegsflanke des Impulses CAS benutzt, da dieses zuletzt auftretende Signal endgültig das Gatter 812 betätigt. Die negative Flanke des nunmehr auftretenden Signa]es CAS gibt sodann die Epaltenadresse für den verriegelten 4K-SpeicJicr

709840/0771

271173A

vor. Die Endflanke den Signales CAS wird von dem Ausgangesignal des Inverters 803 gesteuert, der den dritten Eingang für den Gatterschaltkreis 812 liefert. Der entsprechende Vorgang ist anhand des Impulszüges 907 in Fig. 9 erkennbar.

709840/0771

L e e rs e i t e

Claims

HONEYWELL INFORMATION SYSTEMS INC. 17. MSrz 1977

Smith Street 5101597 Ge

Waltham, Mass., USA

Rechner-Schnittstelle

Patentansprüche:

Schnittstelle für einen durch einen Systemtakt betriebenen Rechner zur Erzeugung von Taktimpulsen für den Hauptspeicher des Rechners, wobei die von dem Hauptspeicher erhaltenen Daten auf einer Datenschiene verriegelt v/erden, gekennzeichnet durch eine erste Einrichtung zur Erzeugung eines ersten Taktsicjnales in Abhängigkeit von dem Systemtakt; eine zweite an die erste Einrichtung angeschlossene Einrichtung zur Verzögerung des ersten Taktsignales; und eine dritte an die erste und zv/eite Einrichtung angeschlossene Einrichtung zur Beendigung des ersten Taktsignaler,, wobei ein zweiter- Taktsignal erzeugt v/ird.
2. Schnittstelle nach Anspruch 1, gekennzeichnet durch eine vierte an die zweite und dritte Einrichtung angeschlossene Einrichtung zur Erzeugung von Adressignalen für den Hauptspeicher.
3. Schnittstelle nach Anspruch 2, gekennzeichnet durch eine an die vierte Einrichtung angeschlossene Adressendecodiereinrichtung zur Decodierung der Adressignale.

709840/0771
4. Schnittstelle nach Anspruch 3, gekennzeichnet durch eine an die Adressendecodiereinrichtung und die dritte Einrichtung angeschlossene Einrichtung zum Anlegen der decodierten Adressignale an den Hauptspeicher.
5. Schnittstelle nach Anspruch 4, gekennzeichnet durch eine in der dritten Einrichtung enthaltene fünfte Einrichtung zum Sicherstellen einer Adresssignn.1 stabilisierung vor dem Anlegen der Adressignale an den Hauptspeicher.
6. Schnittstelle nach Anspruch 5, gekennzeichnet durch einen an die erste und zweite Einrichtung angeschlossenen Inverter zum Invertieren des ersten Taktsignales.

7098^0/077 1