JPH0583997B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、半導体メモリ装置に使用するＣ−
MOSアドレスバツフアに関するもので、特に、
Ｃ−MOSダイナミツク半導体メモリ装置におい
て、TTLレベルの外部列（Column）アドレスを
Ｃ−MOSレベルの列アドレス信号に変換して出
力するＣ−MOS列アドレスバツフアに関するも
のである。

ダイナミツクラムＣ−MOS半導体メモリ装置
において、外部入力ピンを通じて入力するアドレ
ス信号はTTLレベルの電圧で入力する。このよ
うに入力するTTLレベルのアドレス論理レベル
電圧について内部半導体メモリ装置が動作できる
Ｃ−MOS動作レベルのアドレス論理レベルに変
換されるための回路がアドレス入力端に必要とな
る。

通常的にTTLでは0.8ボルト以下は論理“０”
に、2.4ボルト以上は論理“１”に規定されてい
る。従つて、TTLで入力する0.8ボルト以下の論
理レベル電圧に対しては０ボルトにし、2.4ボル
ト以上の論理レベル電圧に対しては５ボルトのＣ
−MOS動作レベルに変換させなければならない
が、実際には電源電圧の変動マージンを考慮して
前記2.4ボルトと0.8ボルトの間に所定のトリツプ
ポイントを設定している。

前述したとおり、Ｃ−MOSダイナミツクラム
の半導体メモリ装置において、従来から使用され
てきた列アドレスバツフアとしては、第１図に示
したとおりの回路があつた。

従来のＣ−MOS列アドレスバツフアは、第１
図に示したとおり、直列接続されたＰ−MOSト
ランジスタ１，２とやはり直列接続されたＮ−
MOSトランジスタ３，４にてノード点２４で直
列接続し、前記Ｐ−MOSトランジスタ１のソー
スには電源供給電圧Vccを接続し、前記Ｎ−
MOSトランジスタ４のソースには接地電圧Vss
（０ボルト）を印加し、前記Ｐ−MOSトランジス
タ２とＮ−MOSトランジスタ３と４のゲートに
はライン２３を通じて入力するアドレス信号Ai
が印加されるし、前記ノード点２４の出力ライン
は帰還用Ｎ−MOSトランジスタ５のゲートに接
続されると共に、前記ノード点２４と接地電圧
Vssの間に各々ドレインとソースが接続されたＮ
−MOSトランジスタ６が接続され、前記Ｎ−
MOSトランジスタ５のソースは前記Ｎ−MOSト
ランジスタ３と４の直列接続点２５に接続し、ド
レインは電源供給電圧Vccに接続され、又、前記
Ｐ−MOSトランジスタ１とＮ−MOSトランジス
タ６のゲートには通常ダイナミツクラムの外部ピ
ンを通じて入力する列アドレスストローブ信号
CASの反転された信号であるφCALを電源供給電
圧Vccと接地電圧Vssの間に通常のＰ−MOSトラ
ンジスタ７とＮ−MOSトランジスタ８を直列に
接続したインバータ１１０を通じて反転させ入力
するシユミツトトリガ回路１００と、前記シユミ
ツトトリガ回路１００のノード点２４から出力す
るＣ−MOSレベルの列アドレス信号をバツフア
リングするＰ−MOSトランジスタ９と、Ｎ−
MOSトラジスタ１０にて構成されたインバータ
１２０と接続され、前記列アドレストローブ信号
CASがアクテイブされる時には、前記インバー
タ１２０の出力を伝達するＰ−MOSトラジンス
タ１１とＮ−MOSトランジスタ１２が並列接続
されたトランスミツシヨンゲート１３０と、前記
トランスミツシヨンゲート１３０の出力ライン２
７に直列接続されたＣ−MOSインバータ１５０，
１６０，１７０と接続され、前記インバータ１６
０の入力ライン２８はライン３１を通じてＣ−
MOSインバータ１８０に入力し、前記インバー
タ１７０の入力ライン２９はライン３０を通じて
Ｐ−MOSトランジスタ１３とＮ−MOSトランジ
スタ１４が並列接続されたトランスミツシヨンゲ
ート１４０を通じてライン２７と接続させるの
で、前述した列アドレスストローブ信号が
アクテイブ状態でない時（φCAL＝“ロー”状
態）、前記トランスミツシヨンゲート１４０は導
通するからライン３３上の論理状態を“ロー”
に、ライン３２上の論理状態を“ハイ”にラツチ
することになる。

しかし、通常のＣ−MOSダイナミツクラムに
おいては、入力ピンから前記列アドレスストロー
ム信号が入力した後、列アドレス入力ピン
へ列アドレス信号Aiが入力することになる。

従つて、第１図に示した従来の列アドレス入力
バツフア回路は、第２図に示した動作ダイミング
図によつてわかるとおり、前記列アドレスストロ
ーム信号が“ロー”になつた後、列アドレ
ス号Aiが入力する前に出力ライン３２と３３で
各々第２図の雑音値３４と３５が発生する問題点
がある。

即ち、列アドレスストローブ信号が“ハ
イ”状態（φCAL＝“ロー”状態の時、インバー
タ１１０の出力ライン３６は“ハイ”状態になる
ので、Ｎ−MOSトランジスタ６は導通してイン
バータ１２０の入力は“ロー”状態になり、出力
であるライン２６は“ハイ”状態に留まる。その
後、列アドセスストローブ信号の反転信号
であるφCALが“ハイ”状態になれば（が
“ロー”状態になると）、インバータ１１０の出力
は“ロー”状態になり、トランスミツシヨンゲー
ト１３０は導通して、前記ライン２６上の“ハ
イ”状態の信号をライン２７に伝達し、ライン３
２とライン３３には“ロー”“ハイ”状態が表わ
れる。その後、前記インバータ１１０の出力する
“ロー”状態の信号によりＰ−MOSトランジスタ
１が“オン”状態になり、Ｎ−MOSトランジス
タ６が“オフ”状態になつて、入力ライン２３が
“ロー”状態であるから、Ｐ−MOSトランジスタ
２が飽和状態になり、ノード点２４は“ハイ”状
態になる。従つて、インバータ１２０の出力ライ
ン２６は“ロー”状態になり、その信号はトラン
スミツシヨンゲート１３０を通じてライン３２と
ライン３３は各々“ハイ”、“ロー”状態になる。

従つて、前記信号が“ロー”状態になつ
た後、前述したシユミツトトリガ回路１００が動
作してノード点２４が“ハイ”状態になる時迄の
遅延時間だけ第２図の雑音値３４と３５が発生し
て無意味のアドレス信号が発生するから、前記の
ようなインバリド（Invalid）アドレスをとり除
ける回路を別途に設計しなければけらない問題点
がある。

従つて、本発明の目的は、入力アドレスと制御
クロツクの間のタイミングによるインバリドアド
レスを生成しない安定されたＣ−MOS列アドレ
ス入力バツフア回路を提供するものである。

本発明の又一つの目的は、電力消耗が少なく、
十分なアドレスセツトアツプタイムとホールドタ
イムマーシンを保障するＣ−MOS列アドレスバ
ツフア回路を提供するものである。

以下、本発明を図面を参照しながら詳細に説明
する。

第３図は、本発明による列アドレス入力バツフ
ア回路図を示した図面である。

第３図は、一つの列アドレス入力バツフア回路
を示した図面であるが、多数の列アドレス入力ピ
ンを有するＣ−MOSダイナミツクラムにおいて、
前記列アドレス数ほどの回路が使用されるのはこ
の分野で通常の知識を持つ者は誰も容易に理解さ
れることである。

入力ライン６０にはダイナミツクラム装置の外
部列アドレス入力ピンと接続されたラインとして
TTLレベルの列アドレス入力信号Aiが入力する。
尚、入力ライン６１にはダイナミツクラム装置の
外部から入力する前述した列アドレスストローブ
信号を反転された信号φが入力する。
従つて、ダイナミツクラムのメモリセル中、列ラ
イン（ビツトラインとも云う）を選択する列アド
レス信号は、前記列アドレスストローブ信号
CASが“ロー”状態になつた後、入力するもの
もよく知られている事実である。

入力ライン６１を通じて入力する制御信号とし
て使用される前述したφCALは、電源供給電圧
Vcc（５ボルト）と接地電圧Vss（０ボルト電圧）
間にＰ−MOSトランジスタ５５とＮ−MOSトラ
ンジスタ５６が直列に接続された通常のＣ−
MOSインバータ２１０の前記トランジスタ等５
５，５６のゲートへ入力する。前記トランジスタ
の接続点の出力ライン６４に前記信号φCALの反
転された信号が出力して、前記信号φCALと共に
列アドレス信号Aiを入力ライン６０に入力する
シユミツトトリガ回路２００を制御するクロツク
信号として使用される。

シユミツトトリガ回路２００は、２個の直列接
続されたＰ−MOSトランジスタ５０，５１と２
個の直列接続されたＮ−MOSトランジスタ５２，
５３を接続点６５で直列接続して、前記Ｐ−
MOSトランジスタ５０のソースに電源供給電圧
Vccを接続し、前記Ｎ−MOSトランジスタ５３
のソースに接地電圧Vssを接続し、前記入力する
列アドレス信号Aiが前記直列接続されたＰ−
MOSトランジスタ５１とＮ−MOSトランジスタ
５２及び５３のゲートへ入力されるように構成さ
れるし、一方、スイツチング作用をするＰ−
MOSトランジスタ５０のゲートには、前述した
インバータ２１０の出力ライン６４と接続され、
尚、前記接続点６５は帰還用Ｎ−MOSトランジ
スタ５４のゲートとに接続し、前記Ｎ−MOSト
ランジスタ５４のドレインは、前記信号φCALが
入力するライン６１と接続し、ソースは前記Ｎ−
MOSトランジスタ５２と５３の直列接続点６６
と接続されるように構成される。

従つて、前記シユミツトトリガ回路２００は、
ライン６１を通じて入力する信号φCALの状態に
よつて制御される。即ち、前記信号φCALが“ロ
ー”状態（＝“ハイ”状態）の時にはインバ
ータ２１０の出力が“ハイ”状態になり、Ｐ−
MOSトラジスタ５０が“オフ”状態になつて前
記シユミツトトリガ回路は動作をしないことにな
り、前記信号φCALが“ハイ”状態になれば
（＝“ロー”状態）前記Ｐ−MOSトランジス
タ５０が“オン”状態になり帰還用トランジスタ
５４のドレインに“ハイ”状態で５ボルトが供給
され、前記シユイツミトリガ回路２００は動作す
ることになる。

前記シユミツトトリガ回路２００は、入力ライ
ン６０を通じて入力するTTL入力アドレス信号
をＣ−MOSレベルの論理信号に変換される役割
をする。本発明による実施例として、トリツプポ
イントをTTLの“ハイ”状態を表わす最小電圧
2.4ボルトとTTLの“ロー”状態を表わす最大電
圧0.8ボルトの中央値である1.6ボルトにして電源
供給電圧Vccの変動によるマージンを最大化し
た。この時のＰ−MOSトラジスタ５０と５１の
ベータ率であるゲートの幅(W)とチヤネルの長さ(L)
の比（Ｗ／Ｌ）は各々15／1.6及び30／1.6にし、
Ｎ−MOSトランジスタ５２と５３は全部48／1.4
にし、帰還用トランジスタ５４は4.4／1.4にして
前記トリツプポイント1.6ボルトを実施した。

従つて、前記シユミツトトリガ回路２００は、
通常の回路と同様に1.6ボルト以下ではＰ−MOS
トランジスタ５１が線形領域で動作してノード点
６５を“ハイ”状態（５ボルト）にし、帰還用ト
ランジスタ５４が飽和動作してノード点６６を充
電するのによりＮ−MOSトランジスタ５２を
“オフ”状態にする。従つて、ノード点６５はＣ
−MOS“ハイ”状態である５ボルトになる。

一方、1.6ボルト以上になればＰ−MOSトラン
ジスタ５１は飽和領域で動作し、Ｎ−MOSトラ
ンジスタ５３は線形領域で動作し、Ｎ−MOSト
ランジスタ５２は飽和領域で動作して帰還用トラ
ンジスタ５４は飽和状態から“オフ”状態に変ず
るからノード点６５はＣ−MOS論理状態である
“ロー”状態（０ボルト）に変ずる。

前記シユミツトトリガ回路２００は、前述した
インバータ２１０と同様な構成でなるＣ−MOS
インバータ２２０と接続され、前記インバータ２
２０の出力は前記信号φCALとこの信号の反転さ
れた信号φCALを出力するライン６４を各々Ｎ−
MOSトランジスタ５７とＰ−MOSトランジスタ
５８のゲートに接続し、前記２個のトランジスタ
５７，５８が並列接続されたトランスミツシヨン
ゲート２３０と接続される。従つて、前記トラン
スミツシヨンゲート２３０は、前記信号φCALが
“ハイ”状態の時、前記インバータ２２０の出力
を伝達し“ロー”状態の時は伝達しないことにな
る。

前記トランスミツシヨンゲート２３０の出力
は、２個のＣ−MOSインバータ２４０と２５０
に構成されたラツチ回路３００に入力する。

前記ラツチ回路３００は、インバータ２４０の
出力がインバータ２５０を通じて前記インバータ
２４０の入力に帰還できるように接続されてい
る。従つて、前記ラツチ回路３００は、入力する
アドレス信号による論理状態を正確にラツチして
列アドレス信号を出力することになる。前記ラツ
チ回路３００の出力は、直列接続されたインバー
タ２６０，２７０，２８０を通じて出力ライン６
２に、前記入力ライン６０に入力するTTLレベ
ルの論理状態をＣ−MOS論理状態に変換したア
ドレス信号CAiを出力し、前記直列接続されたイ
ンバータ２７０の出力から前記アドレス信号CAi
に反転されたアドレス信号が出力ライン６３
から出力するように接続されている。従つて、前
記直列接続されたインバータ２６０，２７０，２
８０にて構成された部分は、出力ライン６２，６
３と接続された列デコーダを駆動するためのバツ
フア回路になる。

一方、第４図は、本発明による第３図の動作タ
イミングを示した図面である。

以下、第３図の作動関係を詳細に説明する。

Ｃ−MOSダイナミツクラム半導体メモリ装置
の外部入力ピンから列アドレスストローブ信号
CASが“ロー”状態になれば、列アドレスバツ
フアを制御するφCALが“ハイ”状態になつて第
３図の入力ライン６１に入力し、前記信号φCAL
とインバータ２１０を通じて反転された信号が
各々帰還用Ｎ−MOSトランジスタ５４のドレイ
ンとＰ−MOSトランジスタ５０のゲートに各々
入力してシユミツトトリガ回路２００をイネーブ
ルさせる。

従つて、入力ライン６０を通じて入力する
TTLレベルの外部アドレスを前述したとおりＣ
−MOSレベルの反転信号でノード点６５に出力
する。即ち、入力ライン６０に“ハイ”状態
TTL論理レベルが入力すれば、線形領域で動作
するＮ−MOSトランジスタ５３と飽和領域で動
作するＮ−MOSトランジスタ５２によりノード
点６５はますます電圧が下りＮ−MOSトランジ
スタ５４は“オフ”状態になり、結局ノード点６
５は０ボルト状態になり到達することになる。従
つて、入力アドレス信号の論理状態と反転させた
論理状態が前記シユミツトトリガ回路２００から
出力してインバータ２２０によつて反転され“ハ
イ”状態（５ボルト）になり、前記信号φCALと
この信号の反転された信号によつて“オン”状態
にされたトンスミツシヨンゲート２３０を通じて
ラツチ回路３００に入力し、バツフア回路を構成
するインバータ２６０，２７０，２８０にて構成
された出力ライン６２へ“ハイ”状態（５ボル
ト）とライン６３から“ロー”状態（０ボルト）
を出力する。尚、入力アドレス信号Aiが“ロー”
状態になれば、前述したとおりシユミツトトリガ
回路２００の出力は“ハイ”状態になり、結局出
力ライン６２では“ロー”状態（０ボルト）、出
力ライン６３では“ハイ”状態（５ボルト）を出
力する。

一方、前記信号が“ハイ”状態になれば、
信号φCALは“ロー”状態になり、Ｐ−MOSト
ランジスタ５０は“オフ”状態になつてシユミツ
トトリガ回路２００は動作をしなくなつて外部ア
ドレスを遮断し、尚、トランスミツシヨンゲート
２３０も“オフ”状態になるからラツチ回路３０
０は前記信号φCALが“ロー”状態になる直前状
態の出力ライン６２の論理状態CAiと出力ライン
６３の論理状態を継続維持させる。

前記のとおり、列アドレスバツフアが信号
φCAL1つだけで動作が制御されるから十分なア
ドレスセツトアツプとホールドタイムマージンを
保障することができる。

一方、１メガビツトのメモリ容量を有するダイ
ナミツクラムの場合、全部10個の列アドレスバツ
フアが使用されるべきであるから列アドレスバツ
フアの電力消耗制御が重要になる。従つて、本発
明はＰ−MOSトランジスタ５０がφCALによつ
てシユミツトトリガ回路２００を制御するから電
力消耗を制御することになる。

尚、シユミツトトリガ回路２００の帰還用トラ
ンジスタ５４のドレインが通常のシユミツトトリ
ガ回路からのように電源供給端子に接続されてい
なくて、φCALの反転信号に接続されているの
で、Ｐ−MOSトランジスタ５０と帰還用トラン
ジスタ５４をφCALN同期させるのにより外部ア
ドレス入力信号と列アドレスバツフア制御クロツ
クφCALの間のタイミングによるインバリドアド
レスを生成しないことになる。

従つて、本発明は十分なアドレスセツトアツプ
タイムとホールドタイムを保障しながらインバリ
ドアドレスを発生しない利点を有するものであ
る。

【図面の簡単な説明】

第１図は従来の回路図、第２図は第１図の動作
タイミング図、第３図は本発明の回路図、第４図
は第３図の動作タイミング図。

Claims (1)

1. 【特許請求の範囲】 １ Ｃ−MOSダイナミツクラム半導体メモリ装
   置において、 列アドレスストローブ信号と反転された信号
   φCALを制御クロツクで入力し、前記制御クロツ
   クで電源供給を遮断するトランジスタ５０と帰還
   トランジスタが同期され雑音値が発生しないシユ
   ミツトトリガ回路２００と、 前記シユミツトトリガ回路２００の出力をバツ
   フアリングするインバータ２２０と、 前記制御クロツクに従い前記インバータ２２０
   の出力を伝達するトランスミツシヨンゲート２３
   ０と、 前記列アドレスストローブ信号がアクテイブ状
   態でない時、アクテイブ状態のアドレス論理レベ
   ルをラツチするラツチ回路３００と、 入力アドレス信号に対応するＣ−MOS列アド
   レス信号CAiと反転信号を出力するバツフア
   手段２６０，２７０，２８０にて構成することを
   特徴とする回路。 ２ 特許請求の範囲第１項において、トランジス
   タ５０はＰ−MOSトランジスタであるし、ソー
   スには電源供給電圧Ｖc.c.が接続されるし、ドレイ
   ンにはＰ−MOSトランジスタ５１と２個のＮ−
   MOSトランジスタ５２，５３が直列に接続され
   前記Ｎ−MOSトランジスタ５２と５３の接続点
   ６６に前記帰還用トランジスタのソースが接続さ
   れることを特徴とする回路。