JPH08148975A - パルス発生器 - Google Patents
パルス発生器Info
- Publication number
- JPH08148975A JPH08148975A JP7037859A JP3785995A JPH08148975A JP H08148975 A JPH08148975 A JP H08148975A JP 7037859 A JP7037859 A JP 7037859A JP 3785995 A JP3785995 A JP 3785995A JP H08148975 A JPH08148975 A JP H08148975A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- pulse
- inverter
- feedback
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
- H03K5/05—Shaping pulses by increasing duration; by decreasing duration by the use of clock signals or other time reference signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
- H03K5/06—Shaping pulses by increasing duration; by decreasing duration by the use of delay lines or other analogue delay elements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 回路構成が簡単で、集積化時にチップ面積を
減らすことができるパルス発生器を提供することであ
る。 【構成】 クロック信号の第１状態に応答して、出力パ
ルス信号を初期化するための初期化手段と、前記クロッ
ク信号の第２状態に応答して前記出力信号を帰還入力端
子を通じて帰還し、前記帰還される出力パルス信号に応
答して入力信号を所定時間遅延し所定回数帰還すること
により前記入力信号のパルス長さを伸長して出力するた
めの帰還手段と、前記クロック信号の第２状態から第１
状態の遷移に応答して前記帰還手段の出力パルス信号を
反転し、前記出力パルスの伸長を収容するためのパルス
出力手段とから構成される。
減らすことができるパルス発生器を提供することであ
る。 【構成】 クロック信号の第１状態に応答して、出力パ
ルス信号を初期化するための初期化手段と、前記クロッ
ク信号の第２状態に応答して前記出力信号を帰還入力端
子を通じて帰還し、前記帰還される出力パルス信号に応
答して入力信号を所定時間遅延し所定回数帰還すること
により前記入力信号のパルス長さを伸長して出力するた
めの帰還手段と、前記クロック信号の第２状態から第１
状態の遷移に応答して前記帰還手段の出力パルス信号を
反転し、前記出力パルスの伸長を収容するためのパルス
出力手段とから構成される。
Description
【０００１】
【産業上の利用分野】本発明はパルス発生器に関するも
ので、詳しくはパルス長さを可変に発生できるパルス発
生器に関するものである。
ので、詳しくはパルス長さを可変に発生できるパルス発
生器に関するものである。
【０００２】
【従来の技術】図３は従来のパルス発生器の回路図であ
る。
る。
【０００３】図３において、パルス発生器は遅延素子６
６、インバータ６７、６９、７１およびＮＡＮＤゲート
６８、７０、７２で構成されている。
６、インバータ６７、６９、７１およびＮＡＮＤゲート
６８、７０、７２で構成されている。
【０００４】遅延素子６６はリセット信号ＲＥＳＥＴ＿
に応答してリセットされ、信号ＤＷＬを入力し遅延して
出力する。インバータ６７は遅延素子６６の出力信号を
反転して信号ＴＯＲ＿を出力する。インバータ６９はラ
イトイネーブル信号ＷＥを反転して出力する。インバー
タ７１は遅延素子６６の出力信号を遅延して信号ＴＯＷ
＿を出力する。ＮＡＮＤゲート６８は信号ＴＯＲ＿、信
号ＤＷＬおよびインバータ６９の出力信号を入力し否定
論理積演算して出力する。ＮＡＮＤゲート７０はライト
イネーブル信号ＷＥ、信号ＴＯおよびインバータ７１の
出力信号ＴＯＷ＿を入力し否定論理積演算して出力す
る。ＮＡＮＤゲート７２はＮＡＮＤゲート６８、７０の
出力信号および信号ＳＥＴＰＬＳを入力し否定論理積演
算して出力信号ＰＵＬＳＥを出力する。
に応答してリセットされ、信号ＤＷＬを入力し遅延して
出力する。インバータ６７は遅延素子６６の出力信号を
反転して信号ＴＯＲ＿を出力する。インバータ６９はラ
イトイネーブル信号ＷＥを反転して出力する。インバー
タ７１は遅延素子６６の出力信号を遅延して信号ＴＯＷ
＿を出力する。ＮＡＮＤゲート６８は信号ＴＯＲ＿、信
号ＤＷＬおよびインバータ６９の出力信号を入力し否定
論理積演算して出力する。ＮＡＮＤゲート７０はライト
イネーブル信号ＷＥ、信号ＴＯおよびインバータ７１の
出力信号ＴＯＷ＿を入力し否定論理積演算して出力す
る。ＮＡＮＤゲート７２はＮＡＮＤゲート６８、７０の
出力信号および信号ＳＥＴＰＬＳを入力し否定論理積演
算して出力信号ＰＵＬＳＥを出力する。
【０００５】図４は図３に示す遅延素子の詳細回路図で
ある。図４において、遅延素子６６はＮＡＮＤゲート８
０、インバータ８１およびキャパシタ８２で構成されて
いる。
ある。図４において、遅延素子６６はＮＡＮＤゲート８
０、インバータ８１およびキャパシタ８２で構成されて
いる。
【０００６】ＮＡＮＤゲート８０は入力されるリセット
信号ＲＥＳＥＴ＿と信号ＤＷＬを否定論理積演算して出
力する。
信号ＲＥＳＥＴ＿と信号ＤＷＬを否定論理積演算して出
力する。
【０００７】キャパシタ８２はＮＡＮＤゲート８０の出
力端子と接地電圧間に連結される。インバータ８１はＮ
ＡＮＤゲート８０の出力信号を反転して出力する。
力端子と接地電圧間に連結される。インバータ８１はＮ
ＡＮＤゲート８０の出力信号を反転して出力する。
【０００８】図５（ａ）〜（ｇ）は図３に示す従来のパ
ルス発生器の動作を説明するための動作タイミング図で
ある。
ルス発生器の動作を説明するための動作タイミング図で
ある。
【０００９】図５に基づいて図３のパルス発生器の動作
を説明すると次のようである。パルス発生器の動作をリ
ードモードとライトモードに分けて説明する。リードモ
ードとライトモードはライトイネーブル信号ＷＥにより
制御され、ライトイネーブル信号ＷＥが“Ｈ”レベルで
あるときはライトモードであり、ライトイネーブル信号
ＷＥが“Ｌ”レベルであるときはリードモードである。
を説明すると次のようである。パルス発生器の動作をリ
ードモードとライトモードに分けて説明する。リードモ
ードとライトモードはライトイネーブル信号ＷＥにより
制御され、ライトイネーブル信号ＷＥが“Ｈ”レベルで
あるときはライトモードであり、ライトイネーブル信号
ＷＥが“Ｌ”レベルであるときはリードモードである。
【００１０】まず、リードモードを説明すると、ライト
イネーブル信号ＷＥが“Ｌ”レベルであるとき、リセッ
ト信号ＲＥＳＥＴ＿が図５（ａ）に示すように“Ｌ”レ
ベルから“Ｈ”レベルに遷移すると、遅延素子６６が動
作可能の状態になる。この際、図５（ｂ）に示すよう
に、“Ｈ”レベルの信号ＴＯが入力されると、インバー
タ６７は遅延素子６６により遅延された信号を反転し
て、図５（ｄ）に示すように、信号ＴＯＲ＿を“Ｌ”レ
ベルにする。インバータ７１は遅延素子６６により遅延
された信号を反転して、図５（ｆ）に示すように、信号
ＴＯＷ＿を“Ｌ”レベルにする。ＮＡＮＤゲート７０は
“Ｈ”レベルの信号ＴＯ、“Ｌ”レベルのライトイネー
ブル信号ＷＥおよび“Ｌ”レベルの信号ＴＯＷ＿を否定
論理積演算して、“Ｈ”レベルの信号を出力する。ＮＡ
ＮＤゲート６８はライトイネーブル信号ＷＥが“Ｌ”レ
ベルであるので、“Ｈ”レベルの信号を出力する。した
がって、ＮＡＮＤゲート７２は信号ＳＥＴＰＬＳの状態
にかかわらず、図５（ｇ）に示すような“Ｈ”レベルの
出力信号ＰＵＬＳＥを出力する。
イネーブル信号ＷＥが“Ｌ”レベルであるとき、リセッ
ト信号ＲＥＳＥＴ＿が図５（ａ）に示すように“Ｌ”レ
ベルから“Ｈ”レベルに遷移すると、遅延素子６６が動
作可能の状態になる。この際、図５（ｂ）に示すよう
に、“Ｈ”レベルの信号ＴＯが入力されると、インバー
タ６７は遅延素子６６により遅延された信号を反転し
て、図５（ｄ）に示すように、信号ＴＯＲ＿を“Ｌ”レ
ベルにする。インバータ７１は遅延素子６６により遅延
された信号を反転して、図５（ｆ）に示すように、信号
ＴＯＷ＿を“Ｌ”レベルにする。ＮＡＮＤゲート７０は
“Ｈ”レベルの信号ＴＯ、“Ｌ”レベルのライトイネー
ブル信号ＷＥおよび“Ｌ”レベルの信号ＴＯＷ＿を否定
論理積演算して、“Ｈ”レベルの信号を出力する。ＮＡ
ＮＤゲート６８はライトイネーブル信号ＷＥが“Ｌ”レ
ベルであるので、“Ｈ”レベルの信号を出力する。した
がって、ＮＡＮＤゲート７２は信号ＳＥＴＰＬＳの状態
にかかわらず、図５（ｇ）に示すような“Ｈ”レベルの
出力信号ＰＵＬＳＥを出力する。
【００１１】次に、ＮＡＮＤゲート７０は“Ｌ”レベル
の信号ＴＯ、ライトイネーブル信号ＷＥおよび信号ＴＯ
Ｗ＿を否定論理積演算して“Ｌ”レベルの信号を出力す
る。ＮＡＮＤゲート７２は“Ｌ”レベルのＮＡＮＤゲー
ト６８、７０の出力信号と信号ＳＥＴＰＬＳを入力し否
定論理積演算して出力信号ＰＵＬＳＥを“Ｌ”レベルに
する。このような動作を遂行して、リードモードではパ
ルス幅が短いパルスを発生することができることにな
る。
の信号ＴＯ、ライトイネーブル信号ＷＥおよび信号ＴＯ
Ｗ＿を否定論理積演算して“Ｌ”レベルの信号を出力す
る。ＮＡＮＤゲート７２は“Ｌ”レベルのＮＡＮＤゲー
ト６８、７０の出力信号と信号ＳＥＴＰＬＳを入力し否
定論理積演算して出力信号ＰＵＬＳＥを“Ｌ”レベルに
する。このような動作を遂行して、リードモードではパ
ルス幅が短いパルスを発生することができることにな
る。
【００１２】次に、ライトモードに対して説明すると、
ライトイネーブル信号ＷＥが“Ｈ”レベルであるとき、
リセット信号ＲＥＳＥＴ＿が、図５（ａ）に示すよう
に、“Ｌ”レベルから“Ｈ”レベルに遷移すると、遅延
素子６６は信号ＤＷＬを所定時間遅延して出力する。イ
ンバータ７１は遅延素子６６により遅延された信号を反
転して図５（ｆ）のような信号ＴＯＷ＿を出力する。Ｎ
ＡＮＤゲート７０は“Ｈ”レベルの信号ＴＯ、ライトイ
ネーブル信号ＷＥおよび信号ＴＯＷ＿を否定論理積演算
して“Ｌ”レベルの信号を出力する。ＮＡＮＤゲート６
８はインバータ６９の出力信号が“Ｌ”レベルを維持す
る間、“Ｈ”レベルの信号を出力する。ＮＡＮＤゲート
７２は“Ｈ”レベルのＮＡＮＤゲート６８の出力信号と
“Ｌ”レベルのＮＡＮＤゲート７０の出力信号および信
号ＳＥＴＰＬＳを否定論理積演算して、図５（ｇ）に示
すような“Ｈ”レベルの出力信号ＰＵＬＳＥを出力す
る。
ライトイネーブル信号ＷＥが“Ｈ”レベルであるとき、
リセット信号ＲＥＳＥＴ＿が、図５（ａ）に示すよう
に、“Ｌ”レベルから“Ｈ”レベルに遷移すると、遅延
素子６６は信号ＤＷＬを所定時間遅延して出力する。イ
ンバータ７１は遅延素子６６により遅延された信号を反
転して図５（ｆ）のような信号ＴＯＷ＿を出力する。Ｎ
ＡＮＤゲート７０は“Ｈ”レベルの信号ＴＯ、ライトイ
ネーブル信号ＷＥおよび信号ＴＯＷ＿を否定論理積演算
して“Ｌ”レベルの信号を出力する。ＮＡＮＤゲート６
８はインバータ６９の出力信号が“Ｌ”レベルを維持す
る間、“Ｈ”レベルの信号を出力する。ＮＡＮＤゲート
７２は“Ｈ”レベルのＮＡＮＤゲート６８の出力信号と
“Ｌ”レベルのＮＡＮＤゲート７０の出力信号および信
号ＳＥＴＰＬＳを否定論理積演算して、図５（ｇ）に示
すような“Ｈ”レベルの出力信号ＰＵＬＳＥを出力す
る。
【００１３】このような動作を遂行して、ライトモード
ではパルス幅が長いパルスを発生できることになる。
ではパルス幅が長いパルスを発生できることになる。
【００１４】図３および図４に示す回路は米国特許公告
第５，２５８，９５２号に開示されている。前述した説
明ではパルス発生器のみを説明したが、半導体メモリ装
置内部のアドレス状態遷移パルスＡＴＤとデータ状態遷
移パルスＤＴＤを使用して、図３に示すパルス発生器の
入力として使用される多様なパルスＲＥＳＥＴ＿、ＴＷ
Ｌ、ＴＯ、ＳＥＴＰＬＳを発生させる回路が米国特許公
告第５，２５８，９５２号に詳細に説明されている。
第５，２５８，９５２号に開示されている。前述した説
明ではパルス発生器のみを説明したが、半導体メモリ装
置内部のアドレス状態遷移パルスＡＴＤとデータ状態遷
移パルスＤＴＤを使用して、図３に示すパルス発生器の
入力として使用される多様なパルスＲＥＳＥＴ＿、ＴＷ
Ｌ、ＴＯ、ＳＥＴＰＬＳを発生させる回路が米国特許公
告第５，２５８，９５２号に詳細に説明されている。
【００１５】
【発明が解決しようとする課題】しかしながら、従来の
パルス発生器は、パルス幅を可変にするための回路構成
があまりに複雑であり、遅延素子の数があまりに多くて
集積化時にチップ面積を多く占めるという問題があっ
た。
パルス発生器は、パルス幅を可変にするための回路構成
があまりに複雑であり、遅延素子の数があまりに多くて
集積化時にチップ面積を多く占めるという問題があっ
た。
【００１６】したがって、本発明の目的は、回路構成が
簡単で集積時にチップ面積を減らすことが可能なパルス
発生器を提供することにある。
簡単で集積時にチップ面積を減らすことが可能なパルス
発生器を提供することにある。
【００１７】
【課題を解決するための手段】このような目的を達成す
るための本発明のパルス発生器は、クロック信号の第１
状態に応答して出力パルス信号を初期化するための初期
化手段と、前記クロック信号の第２状態に応答して前記
出力信号を帰還入力端子を通じて帰還し、前記帰還され
る出力パルス信号に応答して入力信号を所定時間遅延し
所定回数置換することにより前記入力信号のパルス長さ
を伸長して出力するための帰還手段と、前記クロック信
号の第２状態から第１状態への遷移に応答して前記帰還
手段の出力パルス信号を反転し、前記出力パルスの伸長
を終了するためのパルス出力手段とを備えることを特徴
とする。
るための本発明のパルス発生器は、クロック信号の第１
状態に応答して出力パルス信号を初期化するための初期
化手段と、前記クロック信号の第２状態に応答して前記
出力信号を帰還入力端子を通じて帰還し、前記帰還され
る出力パルス信号に応答して入力信号を所定時間遅延し
所定回数置換することにより前記入力信号のパルス長さ
を伸長して出力するための帰還手段と、前記クロック信
号の第２状態から第１状態への遷移に応答して前記帰還
手段の出力パルス信号を反転し、前記出力パルスの伸長
を終了するためのパルス出力手段とを備えることを特徴
とする。
【００１８】
【実施例】添付図面に基づいて本発明のパルス発生器を
説明すると以下のようである。
説明すると以下のようである。
【００１９】図１は本発明のパルス発生器の回路図であ
る。図１において、パルス発生器はＰＭＯＳトランジス
タ１００、ＮＡＮＤゲート１１０、１４０、インバータ
１２０、１３０、１５０、１７０、ＣＭＯＳ伝送ゲート
１６０およびキャパシタ１８０で構成されている。
る。図１において、パルス発生器はＰＭＯＳトランジス
タ１００、ＮＡＮＤゲート１１０、１４０、インバータ
１２０、１３０、１５０、１７０、ＣＭＯＳ伝送ゲート
１６０およびキャパシタ１８０で構成されている。
【００２０】ＮＡＮＤゲート１１０はアドレス状態遷移
信号（ＡＤＴＳ；Address Transition Detection Signa
l)とノードＮ３からの信号を入力し、否定論理積演算し
て出力する。インバータ１２０はＮＡＮＤゲート１１０
の出力信号を反転して出力する。キャパシタ１８０はイ
ンバータ１２０の出力端子と接地電圧ＶSS間に連結され
る。インバータ１３０はインバータ１２０の出力信号を
反転してノードＮ２に出力する。ＮＡＮＤゲート１４０
はクロック信号ＣＬＫとノードＮ２からの信号を入力
し、否定論理積演算して出力する。インバータ１５０は
ノードＮ２からの信号を反転して出力する。インバータ
１７０はクロック信号ＣＬＫを反転して出力する。ＣＭ
ＯＳ伝送ゲート１６０はクロック信号ＣＬＫとインバー
タ１７０の出力信号に応答して、インバータ１５０の出
力信号を入力し、ノードＮ２からの信号を出力する。Ｐ
ＭＯＳトランジスタ１００はクロック信号ＣＬＫが印加
されるゲート電極と電源電圧ＶCCが印加されるソース電
極とＣＭＯＳ伝送ゲート１６０の出力端子に連結された
ドレイン電極とから構成され、クロック信号ＣＬＫに応
答して電源電圧ＶCCをノードＮ３に出力する。
信号（ＡＤＴＳ；Address Transition Detection Signa
l)とノードＮ３からの信号を入力し、否定論理積演算し
て出力する。インバータ１２０はＮＡＮＤゲート１１０
の出力信号を反転して出力する。キャパシタ１８０はイ
ンバータ１２０の出力端子と接地電圧ＶSS間に連結され
る。インバータ１３０はインバータ１２０の出力信号を
反転してノードＮ２に出力する。ＮＡＮＤゲート１４０
はクロック信号ＣＬＫとノードＮ２からの信号を入力
し、否定論理積演算して出力する。インバータ１５０は
ノードＮ２からの信号を反転して出力する。インバータ
１７０はクロック信号ＣＬＫを反転して出力する。ＣＭ
ＯＳ伝送ゲート１６０はクロック信号ＣＬＫとインバー
タ１７０の出力信号に応答して、インバータ１５０の出
力信号を入力し、ノードＮ２からの信号を出力する。Ｐ
ＭＯＳトランジスタ１００はクロック信号ＣＬＫが印加
されるゲート電極と電源電圧ＶCCが印加されるソース電
極とＣＭＯＳ伝送ゲート１６０の出力端子に連結された
ドレイン電極とから構成され、クロック信号ＣＬＫに応
答して電源電圧ＶCCをノードＮ３に出力する。
【００２１】図２（ａ）はクロック信号ＣＬＫの波形
を、図２（ｂ）はアドレス状態遷移信号ＡＴＤＳの波形
を、図２（ｃ）は１回からｎ回までの帰還時の各ノード
Ｎ１、Ｎ２、Ｎ３の出力波形を、図２（ｄ）は出力パル
ス信号ＰＬＧＢの波形をそれぞれ示すものである。
を、図２（ｂ）はアドレス状態遷移信号ＡＴＤＳの波形
を、図２（ｃ）は１回からｎ回までの帰還時の各ノード
Ｎ１、Ｎ２、Ｎ３の出力波形を、図２（ｄ）は出力パル
ス信号ＰＬＧＢの波形をそれぞれ示すものである。
【００２２】図２（ａ）〜（ｃ）に基づいて、図１の回
路の動作を説明すると以下のようである。
路の動作を説明すると以下のようである。
【００２３】まず、クロック信号ＣＬＫが“Ｌ”レベル
である場合、ＰＭＯＳトランジスタ１００はオンとな
り、“Ｈ”レベルの電圧ＶCCをノードＮ３に出力する。
である場合、ＰＭＯＳトランジスタ１００はオンとな
り、“Ｈ”レベルの電圧ＶCCをノードＮ３に出力する。
【００２４】ＮＡＮＤゲート１１０は“Ｈ”レベルのア
ドレス状態遷移信号ＡＴＤＳとノードＮ３からの“Ｈ”
レベルの信号を否定論理積演算して、“Ｌ”レベルの信
号をノードＮ１に出力する。インバータ１２０、キャパ
シタ１８０およびインバータ１３０は、ノードＮ１の
“Ｌ”レベルの信号を遅延しバッファリングして、
“Ｌ”レベルの信号をノードＮ２に出力する。
ドレス状態遷移信号ＡＴＤＳとノードＮ３からの“Ｈ”
レベルの信号を否定論理積演算して、“Ｌ”レベルの信
号をノードＮ１に出力する。インバータ１２０、キャパ
シタ１８０およびインバータ１３０は、ノードＮ１の
“Ｌ”レベルの信号を遅延しバッファリングして、
“Ｌ”レベルの信号をノードＮ２に出力する。
【００２５】インバータ１５０はノードＮ２の“Ｌ”レ
ベルの信号を反転して、“Ｈ”レベルの信号をＣＭＯＳ
伝送ゲート１６０を通じてノードＮ３に出力する。
ベルの信号を反転して、“Ｈ”レベルの信号をＣＭＯＳ
伝送ゲート１６０を通じてノードＮ３に出力する。
【００２６】ＮＡＮＤゲート１４０は“Ｌ”レベルのク
ロック信号ＣＬＫとノードＮ２の“Ｌ”レベルの信号を
否定論理積演算して“Ｈ”レベルの出力信号ＰＬＧＢを
出力する。
ロック信号ＣＬＫとノードＮ２の“Ｌ”レベルの信号を
否定論理積演算して“Ｈ”レベルの出力信号ＰＬＧＢを
出力する。
【００２７】次に、クロック信号ＣＬＫが“Ｈ”レベル
に変化する場合、インバータ１７０は“Ｈ”レベルの信
号を反転して“Ｌ”レベルの信号を出力する。ＣＭＯＳ
伝送ゲート１６０はクロック信号ＣＬＫに応答してオン
となり、インバータ１５０の“Ｈ”レベルの信号をノー
ドＮ３に伝送する。ＮＡＮＤゲート１１０は“Ｌ”レベ
ルのアドレス状態遷移信号とをノードＮ３からの“Ｈ”
レベルの信号を否定論理積演算して“Ｈ”レベルの信号
をノードＮ１に出力する。
に変化する場合、インバータ１７０は“Ｈ”レベルの信
号を反転して“Ｌ”レベルの信号を出力する。ＣＭＯＳ
伝送ゲート１６０はクロック信号ＣＬＫに応答してオン
となり、インバータ１５０の“Ｈ”レベルの信号をノー
ドＮ３に伝送する。ＮＡＮＤゲート１１０は“Ｌ”レベ
ルのアドレス状態遷移信号とをノードＮ３からの“Ｈ”
レベルの信号を否定論理積演算して“Ｈ”レベルの信号
をノードＮ１に出力する。
【００２８】インバータ１２０、キャパシタ１８０およ
びインバータ１３０はノードＮ１の“Ｈ”レベルの信号
をノードＮ２に出力する。インバータ１５０はノードＮ
２の“Ｈ”レベルの信号を反転して“Ｌ”レベルの信号
をＣＭＯＳ伝送ゲート１６０を通じてノードＮ３に出力
する。ＮＡＮＤゲー１４０はノードＮ２の“Ｈ”レベル
の信号と“Ｈ”レベルのクロック信号ＣＬＫを否定論理
積演算して、“Ｌ”レベルの出力信号ＰＬＧＢを出力す
る。このようにして、１回の帰還動作が完了する（図２
（ｃ）の（１））。
びインバータ１３０はノードＮ１の“Ｈ”レベルの信号
をノードＮ２に出力する。インバータ１５０はノードＮ
２の“Ｈ”レベルの信号を反転して“Ｌ”レベルの信号
をＣＭＯＳ伝送ゲート１６０を通じてノードＮ３に出力
する。ＮＡＮＤゲー１４０はノードＮ２の“Ｈ”レベル
の信号と“Ｈ”レベルのクロック信号ＣＬＫを否定論理
積演算して、“Ｌ”レベルの出力信号ＰＬＧＢを出力す
る。このようにして、１回の帰還動作が完了する（図２
（ｃ）の（１））。
【００２９】２回からｎ回までの帰還も前述したような
動作を反復遂行して出力信号ＰＬＧＢを“Ｌ”レベルに
維持する。図２Ｃに示すように、１回の帰還が遂行され
るたびごとにパルス長さが所定長さＴＲＣだけ伸長され
る。ＮＡＮＤゲート１４０は、帰還がｎ回実行された後
（図２（ｃ）の（ｎ））、クロック信号ＣＬＫが“Ｈ”
レベルから“Ｌ”レベルに下降する時点で、ノードＮ２
の“Ｈ”レベルの信号と“Ｌ”レベルのクロック信号Ｃ
ＬＫが否定論理積演算して、“Ｈ”レベルの出力信号Ｐ
ＬＧＢを出力する。
動作を反復遂行して出力信号ＰＬＧＢを“Ｌ”レベルに
維持する。図２Ｃに示すように、１回の帰還が遂行され
るたびごとにパルス長さが所定長さＴＲＣだけ伸長され
る。ＮＡＮＤゲート１４０は、帰還がｎ回実行された後
（図２（ｃ）の（ｎ））、クロック信号ＣＬＫが“Ｈ”
レベルから“Ｌ”レベルに下降する時点で、ノードＮ２
の“Ｈ”レベルの信号と“Ｌ”レベルのクロック信号Ｃ
ＬＫが否定論理積演算して、“Ｈ”レベルの出力信号Ｐ
ＬＧＢを出力する。
【００３０】これにより、ｎ×ＴＲＣ時間だけパルス長
さが伸長された出力信号ＰＬＧＢを出力することにな
る。仮に、帰還回路の遅延時間がクロック信号ＣＬＫの
パルス時間とほぼ同一であれば、ただ１回の帰還により
出力信号ＰＬＧＢが発生できる。しかし、クロック信号
ＣＬＫのパルス時間が長ければ、帰還回路の遅延時間を
延長させるか、帰還回数を増加しなければならない。む
ろん、遅延素子の数を増やす方法もあるが、このような
場合はチップ面積が増加する欠点がある。遅延時間を延
長するため、インバータ１２０とインバータ１３０の間
に抵抗とキャパシタを追加連結することもできる。ま
た、回路構成をより簡単にするためには、インバータ１
２０、１３０およびキャパシタ１８０を除去して構成し
てもよい。
さが伸長された出力信号ＰＬＧＢを出力することにな
る。仮に、帰還回路の遅延時間がクロック信号ＣＬＫの
パルス時間とほぼ同一であれば、ただ１回の帰還により
出力信号ＰＬＧＢが発生できる。しかし、クロック信号
ＣＬＫのパルス時間が長ければ、帰還回路の遅延時間を
延長させるか、帰還回数を増加しなければならない。む
ろん、遅延素子の数を増やす方法もあるが、このような
場合はチップ面積が増加する欠点がある。遅延時間を延
長するため、インバータ１２０とインバータ１３０の間
に抵抗とキャパシタを追加連結することもできる。ま
た、回路構成をより簡単にするためには、インバータ１
２０、１３０およびキャパシタ１８０を除去して構成し
てもよい。
【００３１】図１に示したパルス発生器においては、Ｐ
ＭＯＳトランジスタ１００は回路を初期化するための初
期化手段の機能を、ＮＡＮＤゲート１１０、インバータ
１２０、１３０、１５０、ＣＭＯＳ伝送ゲート１６０お
よびキャパシタ１８０は帰還手段の機能を、ＮＡＮＤゲ
ート１４０はパルス出力手段の機能をそれぞれ遂行す
る。
ＭＯＳトランジスタ１００は回路を初期化するための初
期化手段の機能を、ＮＡＮＤゲート１１０、インバータ
１２０、１３０、１５０、ＣＭＯＳ伝送ゲート１６０お
よびキャパシタ１８０は帰還手段の機能を、ＮＡＮＤゲ
ート１４０はパルス出力手段の機能をそれぞれ遂行す
る。
【００３２】本発明のパルス発生器は半導体メモリ装置
内に設置されて、リード動作とライト動作を制御するこ
とができる。すなわち、半導体メモリ装置のアドレス信
号の状態遷移に応じて発生するアドレス状態遷移パルス
ＡＤＴＳとをセンス増幅器の出力信号をクロック信号Ｃ
ＬＫとして使用することにより、リード動作とライト動
作時のパルス長さを制御することができる。
内に設置されて、リード動作とライト動作を制御するこ
とができる。すなわち、半導体メモリ装置のアドレス信
号の状態遷移に応じて発生するアドレス状態遷移パルス
ＡＤＴＳとをセンス増幅器の出力信号をクロック信号Ｃ
ＬＫとして使用することにより、リード動作とライト動
作時のパルス長さを制御することができる。
【００３３】
【発明の効果】したがって、本発明のパルス発生器は回
路構成が簡単で集積化時にチップ面積を減らすことがで
き、クロック信号ＣＬＫによりパルス長さを任意に制御
できるため、パルス長さを調節することが容易である。
また、帰還ループとクロック信号により作られるパルス
長さであるため、速く動作する回路に適用しやすい。
路構成が簡単で集積化時にチップ面積を減らすことがで
き、クロック信号ＣＬＫによりパルス長さを任意に制御
できるため、パルス長さを調節することが容易である。
また、帰還ループとクロック信号により作られるパルス
長さであるため、速く動作する回路に適用しやすい。
【図１】本発明のパルス発生器の回路図である。
【図２】図１に示す本発明のパルス発生器の動作を説明
するための動作タイミング図である。
するための動作タイミング図である。
【図３】従来のパルス発生器の回路図である。
【図４】図３に示す遅延素子の詳細回路図である。
【図５】図３に示す従来のパルス発生器の動作を説明す
るための動作タイミング図である。
るための動作タイミング図である。
６６ 遅延素子 ６７、６９、７１、１２０、１３０、１５０、１７０
インバータ ６８、７０、７２、１１０、１４０ ＮＡＮＤゲート ８２、１８０ キャパシタ １００ ＰＭＯＳトランジスタ １６０ ＣＭＯＳ伝送ゲート
インバータ ６８、７０、７２、１１０、１４０ ＮＡＮＤゲート ８２、１８０ キャパシタ １００ ＰＭＯＳトランジスタ １６０ ＣＭＯＳ伝送ゲート
Claims (7)
- 【請求項１】 クロック信号の第１状態に応答して出力
パルス信号を初期化するための初期化手段と、 前記クロック信号の第２状態に応答して前記出力信号を
帰還入力端子を通じて帰還し、前記帰還される出力パル
ス信号に応答して入力信号を所定時間遅延し、所定回数
置換することにより前記入力信号のパルス長さを伸長し
て出力するための帰還手段と、 前記クロック信号の第２状態から第１状態への遷移に応
答して前記帰還手段の出力パルス信号を反転し、前記出
力パルスの伸長を終了するためのパルス出力手段とを備
えることを特徴とする、パルス発生器。 - 【請求項２】 前記初期化手段は、前記クロック信号が
印加されるゲート電極と電源電圧が印加されるソース電
極および前記帰還手段の帰還入力端子に連結されたドレ
イン電極を有するＰＭＯＳトランジスタで構成されるこ
とを特徴とする、請求項１記載のパルス発生器。 - 【請求項３】 前記帰還手段は、 前記クロック信号の第２状態に応答して前記帰還される
出力パルス信号の反転された信号を伝達するためのスイ
ッチング手段と、 前記入力信号と前記初期化手段および前記スイッチング
手段の出力信号を前記帰還入力端子を通じて入力し否定
論理積演算するための第１ＮＡＮＤゲートと、 前記第１ＮＡＮＤゲートの出力信号を反転して前記スイ
ッチング手段に印加するためのインバータとを備えるこ
とを特徴とする、請求項１記載のパルス発生器。 - 【請求項４】 前記スイッチング手段は、前記帰還され
る出力パルス信号の反転された信号が印加される入力端
子と前記帰還手段の帰還入力端子に連結された出力端子
を有するＣＭＯＳ伝送ゲートで構成されることを特徴と
する、請求項３記載のパルス発生器。 - 【請求項５】 前記出力手段は、前記第１ＮＡＮＤゲー
トの出力信号を入力して否定論理積演算するための第２
ＮＡＮＤゲートを備えることを特徴とする、請求項１記
載のパルス発生器。 - 【請求項６】 前記帰還手段は、 前記クロック信号の第２状態に応答して前記帰還される
出力パルス信号の反転された信号を伝達するためのスイ
ッチング手段と、 前記入力信号と前記初期化手段および前記スイッチング
手段の出力信号を前記帰還入力端子を通じて入力して否
定論理積演算するための第１ＮＡＮＤゲートと、 前記第１ＮＡＮＤゲートの出力信号を反転するための第
１インバータと、 前記第１インバータの出力信号を反転するための第２イ
ンバータと、 前記第２インバータの出力信号を反転して前記スイッチ
ング手段に印加するための第３インバータとを備えるこ
とを特徴とする、請求項１記載のパルス発生器。 - 【請求項７】 前記帰還手段は、前記第１インバータと
前記第２インバータの共通ノードと接地電圧間に連結さ
れたキャパシタをさらに備えることを特徴とする、請求
項１記載のパルス発生器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940030890A KR960019978A (ko) | 1994-11-23 | 1994-11-23 | 펄스 발생기 |
| KR94P30890 | 1994-11-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08148975A true JPH08148975A (ja) | 1996-06-07 |
| JP2928739B2 JP2928739B2 (ja) | 1999-08-03 |
Family
ID=19398721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7037859A Expired - Fee Related JP2928739B2 (ja) | 1994-11-23 | 1995-02-27 | パルス発生器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5546034A (ja) |
| JP (1) | JP2928739B2 (ja) |
| KR (1) | KR960019978A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3461944B2 (ja) * | 1994-12-26 | 2003-10-27 | 富士通株式会社 | パルス信号整形回路 |
| US5898735A (en) * | 1995-10-06 | 1999-04-27 | Matsushita Electric Industrial Co., Ltd. | Circuit and method for signal transmission |
| US5764090A (en) * | 1996-08-26 | 1998-06-09 | United Microelectronics Corporation | Write-control circuit for high-speed static random-access-memory (SRAM) devices |
| US5920222A (en) * | 1997-04-22 | 1999-07-06 | International Business Machines Corporation | Tunable pulse generator based on a wave pipeline |
| US6661269B2 (en) * | 2001-02-23 | 2003-12-09 | Intel Corporation | Selectively combining signals to produce desired output signal |
| JP4246030B2 (ja) * | 2003-10-22 | 2009-04-02 | シャープ株式会社 | 赤外線受信回路，電子機器および赤外線受信方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3764920A (en) * | 1972-06-15 | 1973-10-09 | Honeywell Inf Systems | Apparatus for sampling an asynchronous signal by a synchronous signal |
| US4105978A (en) * | 1976-08-02 | 1978-08-08 | Honeywell Information Systems Inc. | Stretch and stall clock |
| JPS5711527A (en) * | 1980-06-26 | 1982-01-21 | Seiko Epson Corp | Chattering prevention circuit for electronic wrist watch |
| US4507570A (en) * | 1983-03-01 | 1985-03-26 | Motorola, Inc. | Resettable one shot circuit having noise rejection |
| US4769791A (en) * | 1986-08-06 | 1988-09-06 | Advanced Micro Devices, Inc. | On-chip pulse-width control circuit for SRAM memories |
| US4881040A (en) * | 1988-08-04 | 1989-11-14 | Gte Government Systems Corporation | Signal generator for producing accurately timed pulse groupings |
| US5008563A (en) * | 1989-09-05 | 1991-04-16 | Eastman Kodak Company | Adjustable clock generator circuit |
| US5036230A (en) * | 1990-03-01 | 1991-07-30 | Intel Corporation | CMOS clock-phase synthesizer |
| US4985640A (en) * | 1990-04-04 | 1991-01-15 | Intel Corporation | Apparatus for generating computer clock pulses |
| US5059818A (en) * | 1990-06-01 | 1991-10-22 | Advanced Micro Devices, Inc. | Self-regulating clock generator |
| US5258952A (en) * | 1990-12-14 | 1993-11-02 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with separate time-out control for read and write operations |
| US5124573A (en) * | 1990-12-20 | 1992-06-23 | International Business Machines | Adjustable clock chopper/expander circuit |
| US5313108A (en) * | 1992-04-17 | 1994-05-17 | Picopower Technology, Inc. | Circuit for generating a stretched clock signal by one period or one-half period |
| US5336938A (en) * | 1992-06-25 | 1994-08-09 | Cypress Semiconductor Corporation | Apparatus for generating an asynchronous status flag with defined minimum pulse |
| US5422585A (en) * | 1993-09-24 | 1995-06-06 | Fan Chiangi; Yung F. | Apparatus for generating an output signal of a desired pulse width |
-
1994
- 1994-11-23 KR KR1019940030890A patent/KR960019978A/ko not_active IP Right Cessation
-
1995
- 1995-01-06 US US08/369,455 patent/US5546034A/en not_active Expired - Lifetime
- 1995-02-27 JP JP7037859A patent/JP2928739B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR960019978A (ko) | 1996-06-17 |
| JP2928739B2 (ja) | 1999-08-03 |
| US5546034A (en) | 1996-08-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3224678B2 (ja) | Ｄｒａｍの書き込み期間延長のための回路および方法 | |
| KR960004567B1 (ko) | 반도체 메모리 장치의 데이타 출력 버퍼 | |
| JP3094984B2 (ja) | パルス発生回路 | |
| US5767700A (en) | Pulse signal transfer unit employing post charge logic | |
| US7446586B2 (en) | Pulse generator | |
| JPH097374A (ja) | 半導体メモリ装置のデータ出力バッファ | |
| JPH09306178A (ja) | 半導体メモリ装置のデータ出力バッファ制御回路 | |
| JP3820559B2 (ja) | 半導体装置のモードレジスターセット回路 | |
| US6122220A (en) | Circuits and methods for generating internal signals for integrated circuits by dynamic inversion and resetting | |
| JPH0520840B2 (ja) | ||
| US6154415A (en) | Internal clock generation circuit of semiconductor device and method for generating internal clock | |
| JPH08235861A (ja) | 半導体メモリ装置のビット線感知回路 | |
| JP2928739B2 (ja) | パルス発生器 | |
| JPH0935473A (ja) | バースト長さ検出回路 | |
| USRE41441E1 (en) | Output buffer having inherently precise data masking | |
| US5664166A (en) | System for generating a variable signal in response to a toggle signal selectively delayed using a clock edge and time delay measured from the clock edge | |
| US6028448A (en) | Circuitry architecture and method for improving output tri-state time | |
| JP3814381B2 (ja) | 半導体メモリ装置 | |
| JP2981870B2 (ja) | ライト制御回路 | |
| US5917353A (en) | Clock pulse extender mode for clocked memory devices having precharged data paths | |
| US6226222B1 (en) | Synchronous semiconductor memory device having a function for controlling sense amplifiers | |
| JP2004152348A (ja) | 信号生成回路 | |
| JP2001177384A (ja) | パルス発生器 | |
| KR0141939B1 (ko) | 펄스 발생기 | |
| US6188616B1 (en) | Semiconductor memory device having a compensating write pulse width in response to power supply voltage |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990420 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090514 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100514 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110514 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120514 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130514 Year of fee payment: 14 |
|
| LAPS | Cancellation because of no payment of annual fees |