JPS6049435A - 信号判定回路 - Google Patents
信号判定回路Info
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- JPS6049435A JPS6049435A JP15851283A JP15851283A JPS6049435A JP S6049435 A JPS6049435 A JP S6049435A JP 15851283 A JP15851283 A JP 15851283A JP 15851283 A JP15851283 A JP 15851283A JP S6049435 A JPS6049435 A JP S6049435A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
この発明は、入力信号があらかじめ設定した範囲内にあ
るか、または範囲外にあるかを同時に複数の条件に対し
て判定し、入力信号が各設定範囲内にある場合に限りそ
れぞれの条件に対応した判定信号を出力する信号判定回
路についてのものである。
るか、または範囲外にあるかを同時に複数の条件に対し
て判定し、入力信号が各設定範囲内にある場合に限りそ
れぞれの条件に対応した判定信号を出力する信号判定回
路についてのものである。
（ｂ） 従来技術と問題点
従来の信号判定回路には、コンパレータを使用したもの
やメモリを使用したものなどがあるが、複数の条件を同
時に判定する場合は、条件の数だけ判定回路が必要とな
り回路が複数になるという問題がある。
やメモリを使用したものなどがあるが、複数の条件を同
時に判定する場合は、条件の数だけ判定回路が必要とな
り回路が複数になるという問題がある。
（ｃ） 発明の目的
この発明は、複数の桁で構成する入力信号が、あらかじ
め設定した範囲内にあるかどうかを判定する信号判定回
路についてのものであり、メモリに設定するコードを選
ぶことにより、簡単な回路で同時に複数の判定条件を判
定することができる信号判定回路を提供するものである
。
め設定した範囲内にあるかどうかを判定する信号判定回
路についてのものであり、メモリに設定するコードを選
ぶことにより、簡単な回路で同時に複数の判定条件を判
定することができる信号判定回路を提供するものである
。
（ｄ） 発明の実施例
まず、この発明による実施例の構成図を第１図に示す。
第１図のＩＡとＩＢは複数の桁で構成する入力信号の各
桁に対し１つずつ配置したメモリである。
桁に対し１つずつ配置したメモリである。
第１図には２つのメモリＩＡ１１Ｂがあるので、第１図
は２桁で構成する入力信号を入力する場合の実施例であ
る。
は２桁で構成する入力信号を入力する場合の実施例であ
る。
２はメモリＩＡ、ＩＢの出力をアドレス信号として入力
し、複数の判定信号２１〜２３を出力するメモリである
。
し、複数の判定信号２１〜２３を出力するメモリである
。
メモリＩＡ１１Ｂはそれぞれ４ビツトを出力し、メモリ
２は３ビツトを出力するので、第１図は最大３つの範囲
条件を同時に判定できる。
２は３ビツトを出力するので、第１図は最大３つの範囲
条件を同時に判定できる。
第１図の入力信号は１６ビツト構成とし、入力端子３に
は入力信号の上位８ビツトを入力し、入力端子４には人
力信号の下位８ビツトを入力する。
は入力信号の上位８ビツトを入力し、入力端子４には人
力信号の下位８ビツトを入力する。
例えば１６進数のｒ ２１１４，８ Ｊという入力に対
しては、ｒ２ＢＪが上位桁で入力端子３に入り、「４８
」が下位桁で入力端子４に入る。
しては、ｒ２ＢＪが上位桁で入力端子３に入り、「４８
」が下位桁で入力端子４に入る。
第１図の５．６はそれぞれレジスタで、入力端子３．４
からの入力信号のタイミングをそろえるためのものであ
る。
からの入力信号のタイミングをそろえるためのものであ
る。
メモリＩＡには入力信号の上位桁がアドレス信号として
入り、メモリＩＢには人力信号の下位桁がアドレス信号
として入る。
入り、メモリＩＢには人力信号の下位桁がアドレス信号
として入る。
メモリｌＡ１１Ｂに入力信号の各桁が入ると、入力信号
の値に対応してあらかじめ設定したコード信号１１．１
２をそれぞれ出力する。
の値に対応してあらかじめ設定したコード信号１１．１
２をそれぞれ出力する。
メモリ２にはコード信号１１．１２をアドレス信号とし
て入力し、コード信号１１．１２の値に対応してあらか
じめ設定した判定信号２１〜２３を出力端子７〜９にそ
れぞれ出力する。
て入力し、コード信号１１．１２の値に対応してあらか
じめ設定した判定信号２１〜２３を出力端子７〜９にそ
れぞれ出力する。
次に、コード信号１１．１２の設定方法を説明する。
入力信号の各桁を１つの範囲条件で判定する場合、条件
の上限値および下限値を境界値としてメモリＩＡ１１Ｂ
のアドレス空間をグループ分けすると、第２図（八）〜
（Ｅ）のように最大５つのグループに分けることができ
る。
の上限値および下限値を境界値としてメモリＩＡ１１Ｂ
のアドレス空間をグループ分けすると、第２図（八）〜
（Ｅ）のように最大５つのグループに分けることができ
る。
第２図（八）は入力信号の各桁の上限値と下限値が同じ
場合であり、この場合にはメモリＩＡ、ｉｎのアドレス
空間を３つのグループ１０１〜１０３に分けることがで
きる。
場合であり、この場合にはメモリＩＡ、ｉｎのアドレス
空間を３つのグループ１０１〜１０３に分けることがで
きる。
第２図（Ｉｔ）は入力信号の各桁の上限値と下限値が離
れている場合であり、この場合にはメモリＩＡ。
れている場合であり、この場合にはメモリＩＡ。
ＩＢのアドレス空間を５つのグループ１０１〜１０５に
分けることができる。
分けることができる。
第２図および第３図右側のｒＰＪ、ｒＱＪ、ｒＲＪはそ
れぞれ次の状態を示したものである。
れぞれ次の状態を示したものである。
ｒＰＪ・・・・・・範囲内、
ｒＱＪ・・・・・・範囲外、
ｒＲＪ・・・・・・下の桁の状態による。
ｉ２図（Ｃ）〜第２図（Ｄ＞もそれぞれ入力信号の各桁
の上限値と下限値が異なる場合の例で、それぞれ５つの
グループ１０１〜１０５に分けることができる。
の上限値と下限値が異なる場合の例で、それぞれ５つの
グループ１０１〜１０５に分けることができる。
第２図（Ｅ）は入力信号の上限値と下限値が同じ場合の
例であり、第２図（Ａ）と同じように３つのグループ１
０１〜１０３に分けることができる。
例であり、第２図（Ａ）と同じように３つのグループ１
０１〜１０３に分けることができる。
なお、人力信号の上位桁では、第２図（Ｃ）、第２図（
Ｄ）および第２図（Ｅ）の状態になることはない。
Ｄ）および第２図（Ｅ）の状態になることはない。
第２図（＾）〜（Ｅ）は１つの範囲条件を判定する場合
の例であるが、同時に３つの範囲条件Ａ、ＤおよびＣを
判定するときは、条件Ａの上限値および下限値、条件Ｂ
の上限値および下限値、条件Ｃの上限値および下限値の
合計６つの境界値が存在するため、第３図（Ｉｔ）のよ
うに最大１３のブロックに分けることができる。
の例であるが、同時に３つの範囲条件Ａ、ＤおよびＣを
判定するときは、条件Ａの上限値および下限値、条件Ｂ
の上限値および下限値、条件Ｃの上限値および下限値の
合計６つの境界値が存在するため、第３図（Ｉｔ）のよ
うに最大１３のブロックに分けることができる。
これらのブロックに対し、各桁ごとに独立なコードを割
り当て、このコードをコード信号１１およびコード信号
１２としてそれぞれ設定する。
り当て、このコードをコード信号１１およびコード信号
１２としてそれぞれ設定する。
１３のブロックに独立なコードを割り当てるためには、
コード信号１１およびコード信号１２にはそれぞれ４ビ
ツトあればよい。
コード信号１１およびコード信号１２にはそれぞれ４ビ
ツトあればよい。
例えば、下位桁の条件Ａの上限値が「４８」、下限値が
「１２」のときは第２図（Ｃ）の例に該当し、条件Ｂの
上限値が「９０」、下限値が「０８」のときは第２図（
１１）の例に該当する。そして、条件Ｃの上限値がｒ３
２Ｊ、下限値が「Ｂ３」のときは第２図（Ｄ）の例に該
当する。これらの場合の具体的な設定方法を次に説明す
る。
「１２」のときは第２図（Ｃ）の例に該当し、条件Ｂの
上限値が「９０」、下限値が「０８」のときは第２図（
１１）の例に該当する。そして、条件Ｃの上限値がｒ３
２Ｊ、下限値が「Ｂ３」のときは第２図（Ｄ）の例に該
当する。これらの場合の具体的な設定方法を次に説明す
る。
メモリＩＮ３のアドレスに対するコード信号１２は次の
ように設定する。
ように設定する。
メモリＩＢのアドレス コード信号１２「００」〜ｒ０
７Ｊ ００００ ｒ０８Ｊ ０００１ 「０９ｊ〜ｒｌＩＪ Ｏ，０１０ ｒ１２Ｊ ００１１ 「１３」〜ｒ３１Ｊ ０１００ ｒ３２Ｊ ０１０１ 「３３」〜ｒ４７Ｊ ０１１０ ｒ４８Ｊ ０１１１ 「４９」〜ｒ８ＦＪ １０００ 「９０」 １００１ 「９１」〜ｒＩ３２Ｊ １０１０ ｒＢ３Ｊ １０１１ 「Ｂ４」〜ｒＦＦＪ １１００ 第３図（Ａ）、（１１＞は３つの範囲条件によってコー
ド信号１１．１２を設定する場合の説明図であるが、判
定する条件が多い場合も、第３図と同じようにして設定
する。
７Ｊ ００００ ｒ０８Ｊ ０００１ 「０９ｊ〜ｒｌＩＪ Ｏ，０１０ ｒ１２Ｊ ００１１ 「１３」〜ｒ３１Ｊ ０１００ ｒ３２Ｊ ０１０１ 「３３」〜ｒ４７Ｊ ０１１０ ｒ４８Ｊ ０１１１ 「４９」〜ｒ８ＦＪ １０００ 「９０」 １００１ 「９１」〜ｒＩ３２Ｊ １０１０ ｒＢ３Ｊ １０１１ 「Ｂ４」〜ｒＦＦＪ １１００ 第３図（Ａ）、（１１＞は３つの範囲条件によってコー
ド信号１１．１２を設定する場合の説明図であるが、判
定する条件が多い場合も、第３図と同じようにして設定
する。
すなわち、メモリＩＡとメモリＩＢのアドレス空間を各
桁のすべての条件の上限値および下限値を境界値として
グループ分けし、それぞれのグループに割り当てたコー
ドをコード信号１１およびコード信号１２として設定す
る。
桁のすべての条件の上限値および下限値を境界値として
グループ分けし、それぞれのグループに割り当てたコー
ドをコード信号１１およびコード信号１２として設定す
る。
ただし、判定する条件の数が多い場合は、その数に合わ
せて、メモリＩＡおよびメモリＩＢの出力するコード信
号１１およびコード信号１２のビット数を増やす必要が
ある。
せて、メモリＩＡおよびメモリＩＢの出力するコード信
号１１およびコード信号１２のビット数を増やす必要が
ある。
一般にｎ個の範囲条件を判定する場合、１ｏｇ２（４ｎ
＋１）ビット以上のコード信号があればよい。例えば３
個の条件は４ビツト、７個の条件は５ビツトのコード信
号で判定できる。
＋１）ビット以上のコード信号があればよい。例えば３
個の条件は４ビツト、７個の条件は５ビツトのコード信
号で判定できる。
次に、判定信号２１．２２および２３′の設定方法を説
明する。
明する。
コード信号１１、コード信号１２を組み合せれば、複数
桁の入力信号と対応させることができる。
桁の入力信号と対応させることができる。
この組み合わせのうち、信号２１には判定条件Ａの範囲
内になるもののアドレスに「１」を設定し、範囲外にな
るもののアドレスに「０」を設定する。
内になるもののアドレスに「１」を設定し、範囲外にな
るもののアドレスに「０」を設定する。
信号２２には判定条件Ｂの範囲内、になるもののアドレ
スに「１」、範囲外になるもののアドレスに「０」を設
定する。
スに「１」、範囲外になるもののアドレスに「０」を設
定する。
信号２３には判定条件Ｃの範囲内になるもののアドレス
に「１」、範囲外になるもののアドレスに「０」を設定
する。
に「１」、範囲外になるもののアドレスに「０」を設定
する。
例えば、コード信号１１が第３図（Ａ）、コード信号１
２が第３図（１１）の場合には次のようにする。
２が第３図（１１）の場合には次のようにする。
コード信号１１がｒｏｏｌｌＪ、コード信号１２がｒｏ
１０１Ｊのときは、条件Ａは判定範囲内なので信号２
１＝ｒｌＪ、条件Ｂは範囲外なので信号２２＝ ｒＯＪ
、条件Ｃは範囲外なので信号２３＝ ｒＯＪをそれぞ
れ設定する。コード信号１１がｒｏ １１１Ｊ 、コー
ド信号１２が「０１１０」のときは条件Ａは範囲外なの
で信号２１−「０」、条件Ｂは範囲内なので信号２２＝
ｒｌＪ、条件Ｃは範囲内なので信号２３＝ ｒｌＪを
それぞれ設定する。その他の組み合わせについても同じ
ように設定する。
１０１Ｊのときは、条件Ａは判定範囲内なので信号２
１＝ｒｌＪ、条件Ｂは範囲外なので信号２２＝ ｒＯＪ
、条件Ｃは範囲外なので信号２３＝ ｒＯＪをそれぞ
れ設定する。コード信号１１がｒｏ １１１Ｊ 、コー
ド信号１２が「０１１０」のときは条件Ａは範囲外なの
で信号２１−「０」、条件Ｂは範囲内なので信号２２＝
ｒｌＪ、条件Ｃは範囲内なので信号２３＝ ｒｌＪを
それぞれ設定する。その他の組み合わせについても同じ
ように設定する。
次に、設定範囲の一例とこれに対応するコード信号１１
、コード信号１２の関係を第４図に示す。
、コード信号１２の関係を第４図に示す。
第４図には、条件Ａが１６進でｒ２Ｂ１２Ｊ〜ｒ８３４
８Ｊ、条件Ｂが１６進でｒＡＯＯ８Ｊ〜ｒＡＯ９０Ｊ、
条件Ｃが１６進でｒ５０１３３Ｊ〜ｒ１３８３２Ｊの範
囲をそれぞれ設定した場合を例示している。
８Ｊ、条件Ｂが１６進でｒＡＯＯ８Ｊ〜ｒＡＯ９０Ｊ、
条件Ｃが１６進でｒ５０１３３Ｊ〜ｒ１３８３２Ｊの範
囲をそれぞれ設定した場合を例示している。
この場合の上位桁は条件Ａは「２Ｂ」と「８３」、条件
ＢはｒＡＯＪ 、条件Ｃジオ「５０」と「Ｂ８」、下位
桁は条件Ａは「４８」と「１２」、条件Ｂは「０８」と
「９０」、条件Ｃは「Ｂ３」と「３２」である。
ＢはｒＡＯＪ 、条件Ｃジオ「５０」と「Ｂ８」、下位
桁は条件Ａは「４８」と「１２」、条件Ｂは「０８」と
「９０」、条件Ｃは「Ｂ３」と「３２」である。
上位桁は条件Ａおよび条件Ｃは第２図（Ｂ）に、条件Ｂ
は第２図（＾）にそれぞれ該当し、下位桁は条件Ａは第
２図（Ｃ）に、条件Ｂは第２図（Ｂ）に条件Ｃは第２図
（Ｄ）にそれぞれ該当する。
は第２図（＾）にそれぞれ該当し、下位桁は条件Ａは第
２図（Ｃ）に、条件Ｂは第２図（Ｂ）に条件Ｃは第２図
（Ｄ）にそれぞれ該当する。
メモリＩＡには、入力信号の上位桁を入力する。
コード信号１１は設定条件により、メモリＩＡのアドレ
スが「００」〜「２Ａ」でｒｏｏｏｏＪ、「２Ｂ」でｒ
ｏｏｏｌＪ、ｒ２ＣＪ〜「４Ｆ」でｒｏｏｌｏＪ、ｒ５
０ＪでｒｏｏｌｌＪ、「５１」〜「８２」でｒｏｌｏｏ
Ｊ、「８３」でｒｏｌｏｌＪ、ｒ８４Ｊ〜「８Ｆ」でｒ
ｏｌｌｏＪ、 ｒＡＯＪでｒｏｌｌｌＪ、「Ａ１」〜「
Ｂ７」でｒ１０００ハ「Ｂ８」でｒｌｏｏｌＪ、「Ｂ９
」〜ｒＦ ＦＪでｒｌｏｌｏＪをそれぞれ出力する。
スが「００」〜「２Ａ」でｒｏｏｏｏＪ、「２Ｂ」でｒ
ｏｏｏｌＪ、ｒ２ＣＪ〜「４Ｆ」でｒｏｏｌｏＪ、ｒ５
０ＪでｒｏｏｌｌＪ、「５１」〜「８２」でｒｏｌｏｏ
Ｊ、「８３」でｒｏｌｏｌＪ、ｒ８４Ｊ〜「８Ｆ」でｒ
ｏｌｌｏＪ、 ｒＡＯＪでｒｏｌｌｌＪ、「Ａ１」〜「
Ｂ７」でｒ１０００ハ「Ｂ８」でｒｌｏｏｌＪ、「Ｂ９
」〜ｒＦ ＦＪでｒｌｏｌｏＪをそれぞれ出力する。
メモリＩＢには、人力信号の下位桁を入力する。
コート信号１２は設定条件により、メモリＩＢのアドレ
スが「００」〜「０７」でｒｏｏｏｏＪ、「０８」でｒ
ｏｏｏｌＪ、「０９」〜「１１」でｒ、ｏｏｌｏＪ、「
１２」でｒｏｏｉｉ」、「１３」〜「３１」でｒｏｌｏ
ｏＪ、「３２」でｒｏｌｏｌＪ、「３３」〜「４７」で
ｒｏ １１０Ｊ、「４８」でｒｏ １１１Ｊ、「４９」
〜「８Ｆ」でｒｌｏｏＯＪ、「９０」でｒｌｏｏｌＪ、
「９１」〜「Ｂ２」でｒｌｏｌｏＪ、「Ｂ３」でｒｌ
Ｏ１１Ｊ、「Ｂ４」〜ｒＦＦＪでｒｌｌｏＯＪをそれぞ
れ出力する。
スが「００」〜「０７」でｒｏｏｏｏＪ、「０８」でｒ
ｏｏｏｌＪ、「０９」〜「１１」でｒ、ｏｏｌｏＪ、「
１２」でｒｏｏｉｉ」、「１３」〜「３１」でｒｏｌｏ
ｏＪ、「３２」でｒｏｌｏｌＪ、「３３」〜「４７」で
ｒｏ １１０Ｊ、「４８」でｒｏ １１１Ｊ、「４９」
〜「８Ｆ」でｒｌｏｏＯＪ、「９０」でｒｌｏｏｌＪ、
「９１」〜「Ｂ２」でｒｌｏｌｏＪ、「Ｂ３」でｒｌ
Ｏ１１Ｊ、「Ｂ４」〜ｒＦＦＪでｒｌｌｏＯＪをそれぞ
れ出力する。
次に、第４図に対応する判定信号２１〜２３の関係を第
５図に示す。
５図に示す。
第５図は第４図のコード信号１１、コード信号１２を２
進で８ビツトのアドレス信号としてメモリ２に入力した
場合の判定２１〜２３の関係を示したものである。
進で８ビツトのアドレス信号としてメモリ２に入力した
場合の判定２１〜２３の関係を示したものである。
第５図のｒＩＪ印は、ｒＩＪまたは「０」のどちらをｒ
ＩＪ印の位置に入れてもよいことを示す。
ＩＪ印の位置に入れてもよいことを示す。
判定信号２１は設定条件により、コード信号１１がｒｏ
０００Ｊとｒｏ １１０Ｊ〜ｒ１０１０Ｊのときはコ
ード信号１２の値に関係なく「０」になる。また、コー
ド信号１１がｒｏｏ１０Ｊ〜ｒｏ１００Ｊのときはコー
ド信号１２に関係なく「１」になり、コード信号１１が
ｒｏｏｏｌＪでコード信号１２がｒｏ ０００Ｊ〜ｒ０
０１０ＪのときはｒＯＪになる。判定信号２２および判
定信号２３も同様に設定する。
０００Ｊとｒｏ １１０Ｊ〜ｒ１０１０Ｊのときはコ
ード信号１２の値に関係なく「０」になる。また、コー
ド信号１１がｒｏｏ１０Ｊ〜ｒｏ１００Ｊのときはコー
ド信号１２に関係なく「１」になり、コード信号１１が
ｒｏｏｏｌＪでコード信号１２がｒｏ ０００Ｊ〜ｒ０
０１０ＪのときはｒＯＪになる。判定信号２２および判
定信号２３も同様に設定する。
次に、第１図〜第５図の条件で入力信号により出力がど
う変るかを説明する。
う変るかを説明する。
入力信号がｒ２Ｉ３４７Ｊのとき。
入力信号の上位桁「２Ｂ」がメモリＩＡのアドレスに入
り、下位桁「４７」がメモリＩＢのアドレスに入る。こ
れにより、第４図からコード信号１１ ＝ ｒ ０ＯＯ
ＩＪ、コード信号１２ ＝ ｒ Ｏ１’ｌＯＪになる。
り、下位桁「４７」がメモリＩＢのアドレスに入る。こ
れにより、第４図からコード信号１１ ＝ ｒ ０ＯＯ
ＩＪ、コード信号１２ ＝ ｒ Ｏ１’ｌＯＪになる。
したがって、第５図から判定信号２１＝ｒｌＪを出力端
子７に、判定信号２２＝ ｒＯＪを出力端子８に、判定
信号２３＝ｒＯＪを出力端子９にそれぞれ取り出す。す
なわち、入力信号「２Ｂ４７」は条件Ａは設定範囲内、
条件Ｂは設定範囲外、条件Ｃは設定範囲外である 入力信号がｒＡＯ３８Ｊのとき。
子７に、判定信号２２＝ ｒＯＪを出力端子８に、判定
信号２３＝ｒＯＪを出力端子９にそれぞれ取り出す。す
なわち、入力信号「２Ｂ４７」は条件Ａは設定範囲内、
条件Ｂは設定範囲外、条件Ｃは設定範囲外である 入力信号がｒＡＯ３８Ｊのとき。
入力信号の上位桁「ＡＯ」がメモリＩＡのアドレスに入
り、下位桁「３８」がメモリＩＢのアドレスに入る。こ
れにより、第４図からコード信号１１ ＝ ｒｏｌｌｌ
Ｊ、コード信号１２ ＝ ｒｏｌｌｏＪになる。
り、下位桁「３８」がメモリＩＢのアドレスに入る。こ
れにより、第４図からコード信号１１ ＝ ｒｏｌｌｌ
Ｊ、コード信号１２ ＝ ｒｏｌｌｏＪになる。
したがって、第５図から判定信号２１＝「０」を出力端
子７に、判定信号２２＝ ｒｌＪを出力端子８に、判定
信号２３＝ ｒｌＪを出力端子９にそれぞれ取り出す。
子７に、判定信号２２＝ ｒｌＪを出力端子８に、判定
信号２３＝ ｒｌＪを出力端子９にそれぞれ取り出す。
すなわち、人力信号ｒＡ Ｏ３８Ｊは条件Ａは範囲外、
条件Ｂは範囲内、条件Ｃは範囲内である。
条件Ｂは範囲内、条件Ｃは範囲内である。
人力信号がｒｃ２３４ｉのとき。
入力信号の上位桁「Ｃ２」がメモリＩＡのアドレスに入
り、下位桁「３４」がメモリＩＢのアドレスに入る。こ
れにより、第４図からコード信号１１ ＝ ｒｌｏｌｏ
Ｊ、コード信号１２ ＝ ｒｏｌｌｏＪになる。
り、下位桁「３４」がメモリＩＢのアドレスに入る。こ
れにより、第４図からコード信号１１ ＝ ｒｌｏｌｏ
Ｊ、コード信号１２ ＝ ｒｏｌｌｏＪになる。
したがって、第５図から判定信号２１＝ｒＯＪを出力端
子７に、判定信号２２＝ ｒＯＪを出力端子８に、判定
信号２３＝ ｒＯＪを出力端子９に取り出す。すなわち
、入力信号ｒＣ２３４Ｊは条件Ａ１条件Ｂ１条件Ｃの全
部に対して設定範囲外である。
子７に、判定信号２２＝ ｒＯＪを出力端子８に、判定
信号２３＝ ｒＯＪを出力端子９に取り出す。すなわち
、入力信号ｒＣ２３４Ｊは条件Ａ１条件Ｂ１条件Ｃの全
部に対して設定範囲外である。
なお、第３図〜第５図のｒＯＪ、ｒｌＪは正論理の場合
の例であり、負論理の場合は第５図の判定信号２１〜２
３のｒＯＪ、ｒｌＪを反転させる。
の例であり、負論理の場合は第５図の判定信号２１〜２
３のｒＯＪ、ｒｌＪを反転させる。
（ｅ） 発明の効果
メモリを使用した従来の信号判定回路により複数の桁で
構成する人力信号を判定するためには、１つの範囲条件
を判定するために各桁に対応する３ビツト出力のメモリ
ｌと１ビツト出力のメモリ２が必要であり、複数の条件
を判定するためには条件の数だけ判定回路が必要である
。例えば、３つの範囲条件を判定するためには、３ビッ
ト×３個＝１２ビット出力の各桁に対応するメモリ１と
、１ビツトＸ３６！＝３ビツト出力のメモリ２が必要で
ある。
構成する人力信号を判定するためには、１つの範囲条件
を判定するために各桁に対応する３ビツト出力のメモリ
ｌと１ビツト出力のメモリ２が必要であり、複数の条件
を判定するためには条件の数だけ判定回路が必要である
。例えば、３つの範囲条件を判定するためには、３ビッ
ト×３個＝１２ビット出力の各桁に対応するメモリ１と
、１ビツトＸ３６！＝３ビツト出力のメモリ２が必要で
ある。
これに対し、この発明は一般にｎ個の範囲条件に対し、
ｌｏｇ２（４ｎ＋１）ビット以上の出力をもつ各桁に対
応したメモリ１とｎビット出力のメモリ２で判定するこ
とができる。例えば３つの範囲条件を判定するためには
４ビツト出力のメモリ１と３ビツト出力のメモリ２があ
ればよい。
ｌｏｇ２（４ｎ＋１）ビット以上の出力をもつ各桁に対
応したメモリ１とｎビット出力のメモリ２で判定するこ
とができる。例えば３つの範囲条件を判定するためには
４ビツト出力のメモリ１と３ビツト出力のメモリ２があ
ればよい。
また、ゲート回路などを必要としないので、回路構成を
簡単にすることができる。
簡単にすることができる。
第１図はこの発明による実施例の構成図、第２図は１つ
の範囲条件に対するメモリＩＡおよびメモリＩＢのアド
レス空間のグループ分けの一例を示す図、 第３図は３つの範囲条件に対するメモリＩＡおよびメモ
リＩＢのグループ分けとコード割り当ての一例を示す図
、 第４図は設定範囲の一例とこれに対応するコード信号１
１、コード信号１２の関係を示す図、第５図は第４図に
対応する判定信号２１、判定ＩＡ−ＩＢ・・・・・・メ
モリ、２・・・・・・メモリ、３ｅ４・・・・・・入力
端子、５・６・・・・・・レジスタ、７〜９・・・・・
・出力端子、１１−１２・・・・・・コード信号、２１
〜２３・・・・・・判定信号。 代理人 弁理士 小 俣 欽 同 第１図 第２図 第８図 第４図 吉健芝〔箪し囲！ 虜）十Ａ’２ＢＩ２ ＾−８３４８
粂イ″”？ Ｉｓ ＡｏｂＢ 、 ＡｏｑＯ条仔Ｃ５ｏ
ｅ３〜ｓｆＪ３２
の範囲条件に対するメモリＩＡおよびメモリＩＢのアド
レス空間のグループ分けの一例を示す図、 第３図は３つの範囲条件に対するメモリＩＡおよびメモ
リＩＢのグループ分けとコード割り当ての一例を示す図
、 第４図は設定範囲の一例とこれに対応するコード信号１
１、コード信号１２の関係を示す図、第５図は第４図に
対応する判定信号２１、判定ＩＡ−ＩＢ・・・・・・メ
モリ、２・・・・・・メモリ、３ｅ４・・・・・・入力
端子、５・６・・・・・・レジスタ、７〜９・・・・・
・出力端子、１１−１２・・・・・・コード信号、２１
〜２３・・・・・・判定信号。 代理人 弁理士 小 俣 欽 同 第１図 第２図 第８図 第４図 吉健芝〔箪し囲！ 虜）十Ａ’２ＢＩ２ ＾−８３４８
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ｅ３〜ｓｆＪ３２
Claims (1)
- 【特許請求の範囲】 １、 複数の桁で構成する人力信号をアドレス信号とし
てメモリに入力し、前記人力信号が設定範囲内にあると
きは前記メモリが出力する信号判定回路において、 前記入力信号の各桁に対し１つずつ配置し、前記入力信
号の各桁に応じてそれぞれ少な（とも４ビット以上を出
力する複数のメモリ（１）と、前記複数のメモリ（亘）
の各出力をそれぞれアドレス信号として入力し、複数ビ
ットのデータを出力する１つのメモリ（２）とを備え、 前記人力信号を同時に複数の判定条件によって判定し、
その結果を出力することを特徴とする信号判定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15851283A JPS6049435A (ja) | 1983-08-30 | 1983-08-30 | 信号判定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15851283A JPS6049435A (ja) | 1983-08-30 | 1983-08-30 | 信号判定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6049435A true JPS6049435A (ja) | 1985-03-18 |
Family
ID=15673351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15851283A Pending JPS6049435A (ja) | 1983-08-30 | 1983-08-30 | 信号判定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6049435A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1191435A1 (de) * | 2000-09-22 | 2002-03-27 | Tektronix, Inc. | Verfahren und Vorrichtung zum Auffinden eines Referenzmusters in einem seriellen digitalen Datenstrom |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6014322A (ja) * | 1983-07-05 | 1985-01-24 | Indeeta Syst Kk | デジタルデ−タコンパレ−タ |
-
1983
- 1983-08-30 JP JP15851283A patent/JPS6049435A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6014322A (ja) * | 1983-07-05 | 1985-01-24 | Indeeta Syst Kk | デジタルデ−タコンパレ−タ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1191435A1 (de) * | 2000-09-22 | 2002-03-27 | Tektronix, Inc. | Verfahren und Vorrichtung zum Auffinden eines Referenzmusters in einem seriellen digitalen Datenstrom |
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