JPH0257869B2 - - Google Patents

Description

【発明の詳細な説明】

(a) 発明の技術分野 この発明は、入力信号があらかじめ設定した範
囲内にあるか、または範囲外にあるかを判定し、
入力信号が設定範囲内にある場合に限り出力する
信号判定回路についてのものである。 (b) 従来技術と問題点 従来の信号判定回路には、コンパレータを使用
したものやメモリを使用したものなどがある。コ
ンパレータを使用したものは回路が複雑になり、
時分割の方式では判定時間がかかるという問題が
ある。これに対し、メモリを使用したものは１ワ
ードのビツト数が多くなるので回路が複雑にな
り、設定時間が長いという問題がある。 (c) 発明の目的 この発明は、複数の桁で構成する入力信号が、
あらかじめ設定した範囲内にあるかどうかを判定
する信号判定回路についてのものであり、メモリ
に設定するコードを選ぶことにより、メモリのビ
ツト数が少なくてすむ信号判定回路を提供するも
のである。 (d) 発明の実施例 まず、この発明による実施例の構成図を第１図
に示す。 第１図の１Ａ〜１Ｃは複数の桁で構成する入力
信号の各桁に対し１つずつ配置したメモリであ
る。 第１図には３つのメモリ１Ａ〜１Ｃがあるの
で、第１図は３桁で構成する入力信号を入力する
場合の実施例である。 ２はメモリ１Ａ〜１Ｃの出力をアドレス信号と
して入力するメモリである。 メモリ１Ａ〜１Ｃはそれぞれ少なくとも３ビツ
ト以上を出力する。 第１図の入力信号は12ビツト構成とし、入力端
子３には入力信号の上位４ビツトを入力し、入力
端子４には入力信号の中位４ビツトを入力する。
そして、入力端子５には入力信号の下位４ビツト
を入力する。 例えば16進数の「248」という入力に対しては、
「２」が上位桁で入力端子３に入り、「４」が中位
桁で入力端子４に入る。そして、「８」が下位桁
で入力端子５に入る。 第１図の６〜８はそれぞれレジスタで、入力端
子３〜５からの入力信号のタイミングをそろえる
ためのものである。 メモリ１Ａには入力信号の上位桁がアドレス信
号として入り、メモリ１Ｂには入力信号の中位桁
がアドレス信号として入る。そして、メモリ１Ｃ
には入力信号の下位桁がアドレス信号として入
る。 メモリ１Ａ〜１Ｃに入力信号の各桁が入ると、
入力信号の値に対応してあらかじめ設定したコー
ド信号１１〜１３をそれぞれ出力する。 メモリ２にはコード信号１１〜１３をアドレス
信号として入力し、コード信号１１〜１３の値に
対応してあらかじめ設定した判定信号２１を出力
端子９に出力する。 次に、コード信号１１〜１３の設定方法を説明
する。 入力信号の上位桁の上限値および下限値を境界
値としてメモリ１Ａのアドレス空間をグループ分
けすると、第２図Ａ〜Ｅのように最大５つのグル
ープに分けることができる。 第２図Ａは入力信号の上位桁の上限値と下限値
が同じ場合であり、この場合にはメモリ１Ａのア
ドレス空間を３つのグループ１０１〜１０３に分
けることができる。第２図Ａのグループ１０１〜
１０３にはそれぞれ「000」，「001」，「010」など
をコード信号１１として設定する。 第２図Ｂは入力信号の上位桁の上限値と下限値
が離れている場合であり、この場合にはメモリ１
Ａのアドレス空間を５つのグループ１０１〜１０
５に分けることができる。第２図Ｂのグループ１
０１〜１０５には、それぞれ「000」，「001」，
「010」，「011」，「100」などをコード信号１１とし
て設定する。 第２図右側の「Ｐ」，「Ｑ」，「Ｒ」はそれぞれ次
の状態を示したものである。 「Ｐ」……範囲内、 「Ｑ」……範囲外、 「Ｒ」……下の桁の状態による。 第２図Ｃ〜第２図Ｄもそれぞれ入力信号の上位
桁の上限値と下限値が異なる場合の例で、それぞ
れ５つのグループ１０１〜１０５に分けることが
でき、これに対応して５つのコード信号１１を設
定している。 第２図Ｅは入力信号の上限値と下限値が同じ場
合の例であり、第２図Ａと同じように３つのグル
ープ１０１〜１０３に分けることができ、これに
対応して３つのコード信号１１を設定している。 なお、入力信号の上位桁では、第２図Ｃ、第２
図Ｄおよび第２図Ｅの状態になることはない。 例えば、上位桁の上限値が「７」、下限値が
「２」のときの具体的な設定方法を次に説明する。
この場合は第２図Ｂの例に該当する。 メモリ１Ａのアドレスに対するコード信号１１
は次のように設定する。 メモリ１Ａのアドレス コード信号１１ 「０」〜「１」 「000」 「２」 「001」 「３」〜「６」 「010」 「７」 「011」 「８」〜「Ｆ」 「100」 第２図はコード信号１１を設定する場合の説明
図であるが、コード信号１２とコード信号１３に
ついても第２図と同じようにして設定する。 すなわち、メモリ１Ｂとメモリ１Ｃのアドレス
空間を各桁の上限値および下限値を境界値として
グループ分けし、それぞれのグループに割り当て
たコードをコード信号１２およびコード信号１３
として設定する。 次に、判定信号２１の設定方法を説明する。 コード信号１１〜コード信号１３を組み合せれ
ば、複数桁の入力信号と対応させることができ
る。この組み合せのうち、判定条件の範囲外にな
るもののアドレスに「１」を設定し、範囲外にな
るもののアドレスに「０」を設定する。 例えば、コード信号１１が第２図Ｂ、コード信
号１２が第２図Ｃ、コード信号１３が第２図Ｄの
場合には次のようになる。 コード信号１１が「011」、コード信号１２が
「010」、コード信号１３が「010」のときは、判定
範囲内なので「１」を設定する。コード信号１１
が「000」、コード信号１２が「100」、コード信号
１３が「100」のときは範囲外なので「０」を設
定する。その他の組み合わせについても同じよう
に設定する。 次に、設定範囲の一例とこれに対応するコード
信号１１〜コード信号１３の関係を第３図に示
す。 第３図は16進で「248」〜「793」の範囲を設定
した場合の例である。 この場合の上位桁は「２」と「７」、中位桁は
「４」と「９」、下位桁は「８」と「３」である。
上位桁は第２図Ｂに該当し、中位桁は第２図Ｃに
該当する。そして、下位桁は第２図Ｄに該当す
る。 メモリ１Ａには、入力信号の上位桁を入力す
る。コード信号１１は設定条件により、メモリ１
Ａのアドレスが「０」〜「１」で「000」、「２」
で「001」、「３」〜「６」で「010」、「７」で
「011」、「８」〜「Ｆ」で「100」をそれぞれ出力
する。 メモリ１Ｂには、入力信号の中位桁を入力す
る。コード信号１２は設定条件により、メモリ１
Ｂのアドレスが「０」〜「３」で「000」、「４」
で「001」、「５」〜「８」で「010」、「９」で
「011」、「Ａ」〜「Ｆ」で「100」をそれぞれ出力
する。 メモリ１Ｃには、入力信号の下位桁を入力す
る。コード信号１３は設定条件により、メモリ１
Ｃのアドレスが「０」〜「２」で「000」、「３」
で「001」、「４」〜「７」で「010」、「８」で
「011」、「９」〜「Ｆ」で「100」をそれぞれ出力
する。 次に、第３図に対応する判定信号２１の関係を
第４図に示す。 第４図は第３図のコード信号１１〜コード信号
１３を２進で９ビツトのアドレス信号としてメモ
リ２に入力した場合の判定信号２１の関係を示し
たものである。 第４図の「Ｘ」印は、「１」または「０」のど
ちらを「Ｘ」印の位置に入れてもよいことを示
す。 判定信号２１は設定条件により、コード信号１
１が「000」と「100」のときはコード信号１２と
コード信号１３の値に関係なく「０」になる。ま
た、コード信号１１が「010」のときはコード信
号１２とコード信号１３に関係なく「１」にな
り、コード信号１１が「001」でコード信号１２
が「000」のときはコード信号１３に関係なく
「０」になる。 次に、第１図〜第４図の条件で入力信号により
出力がどう変るかを説明する。 入力信号が「247」のとき。 入力信号の上位桁「２」がメモリ１Ａのアドレ
スに入り、中位桁「４」がメモリ１Ｂのアドレス
に入る。そして、下位桁「７」がメモリ１Ｃのア
ドレスに入る。これにより、第３図からコード信
号１１＝「001」、コード信号１２＝「001」、コード
信号１３＝「010」になる。 したがつて、第４図から判定信号２１＝「０」
を出力端子９に取り出す。すなわち、入力信号
「247」は設定範囲外である。 入力信号が「415」のとき。 入力信号の上位桁「４」がメモリ１Ａのアドレ
スに入り、中位桁「１」がメモリ１Ｂのアドレス
に入る。そして、下位桁「５」がメモリ１Ｃのア
ドレスに入る。これにより、第３図からコード信
号１１＝「010」、コード信号１２＝「000」、コード
信号１３＝「010」になる。 したがつて、第４図から判定信号２１＝「１」
を出力端子９に取り出す。すなわち、入力信号
「415」は設定範囲内なので、「１」を出力する。 入力信号が「84D」のとき。 入力信号の上位桁「８」がメモリ１Ａのアドレ
スに入り、中位桁「４」がメモリ１Ｂのアドレス
に入る。そして、下位桁「Ｄ」がメモリ１Ｃのア
ドレスに入る。これにより、第３図からコード信
号１１＝「100」、コード信号１２＝「001」、コード
信号１３＝「100」になる。 したがつて、第４図から判定信号２１＝「０」
を出力端子９に取り出す。すなわち、入力信号
「84D」は設定範囲外である。 なお、第２図〜第４図の「０」、「１」は正論理
の場合の例であり、負論理の場合は第４図の判定
信号２１の「０」、「１」を反転させる。 (e) 発明の効果 メモリを使用した従来の信号判定回路により複
数の桁で構成する入力信号を判定するためには、
４ビツトのメモリが（桁数−１）個と２ビツトの
メモリが１個必要である。 また、３ビツトのメモリを使つた場合は上位桁
と下位桁の２桁の入力信号は判定することができ
るが、３桁以上の入力信号を判定することはでき
なかつた。 これに対し、この発明は複数の桁で構成する入
力信号に対しても、各桁に対応する３ビツト出力
のメモリ１と１ビツト出力のメモリ２があれば入
力信号が設定範囲内かどうかを判定することがで
きる。 また、ゲート回路などが必要としないので、回
路構成を簡単にすることができる。

【図面の簡単な説明】

第１図はこの発明による実施例の構成図、第２
図はメモリ１Ａのアドレス空間のグループ分けと
コード割り当ての一例を示す図、第３図は設定範
囲の一例とこれに対応するコード信号１１〜コー
ド信号１３の関係を示す図、第４図は第３図に対
応する判定信号２１の関係を示す図。 １Ａ〜１Ｃ……メモリ、２……メモリ、３〜５
……入力端子、６〜８……レジスタ、９……出力
端子、１１〜１３……コード信号、２１……判定
信号。

Claims (1)

1. 【特許請求の範囲】 １ 複数の桁で構成する入力信号をアドレス信号
   としてメモリに入力し、前記入力信号が設定範囲
   内にあるときは前記メモリが出力する信号判定回
   路において、 前記入力信号の各桁に対し１つずつ配置し、前
   記入力信号の各桁に応じてそれぞれ少なくとも３
   ビツト以上を出力する複数のメモリ１と、 前記複数のメモリ１の各出力をそれぞれアドレ
   ス信号として入力する１つのメモリ２とを備える
   ことを特徴とする信号判定回路。