JPH0256689B2 - - Google Patents
Info
- Publication number
- JPH0256689B2 JPH0256689B2 JP58149040A JP14904083A JPH0256689B2 JP H0256689 B2 JPH0256689 B2 JP H0256689B2 JP 58149040 A JP58149040 A JP 58149040A JP 14904083 A JP14904083 A JP 14904083A JP H0256689 B2 JPH0256689 B2 JP H0256689B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- input
- gate circuit
- trigger
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 claims description 34
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
この発明は、入力信号があらかじめ設定した範
囲内にあるか、または範囲外にあるかを判定し、
入力信号が設定範囲内にある場合に限り出力する
信号判定回路についてのものである。
囲内にあるか、または範囲外にあるかを判定し、
入力信号が設定範囲内にある場合に限り出力する
信号判定回路についてのものである。
(b) 従来技術と問題点
従来の信号判定回路には、コンパレータを使用
したものやメモリを使用したものなどがある。コ
ンパレータを使用したものは回路が複雑になり、
時分割の方式では判定時間がかかるという問題が
ある。これに対し、メモリを使用したものは１ワ
ードのビツト数が多くなるので回路が複雑にな
り、設定時間が長いという問題がある。
したものやメモリを使用したものなどがある。コ
ンパレータを使用したものは回路が複雑になり、
時分割の方式では判定時間がかかるという問題が
ある。これに対し、メモリを使用したものは１ワ
ードのビツト数が多くなるので回路が複雑にな
り、設定時間が長いという問題がある。
(c) 発明の目的
この発明は、上位桁と下位桁で構成する人力信
号が、あらかじめメモリに設定した範囲内にある
かどうかを判定する信号判定回路についてのもの
であり、メモリに設定するコードを選ぶことによ
り、メモリの後に接続するゲート回路が簡単にな
るとともに、メモリのビツト数が少なくてすむ信
号判定回路を提供するものである。
号が、あらかじめメモリに設定した範囲内にある
かどうかを判定する信号判定回路についてのもの
であり、メモリに設定するコードを選ぶことによ
り、メモリの後に接続するゲート回路が簡単にな
るとともに、メモリのビツト数が少なくてすむ信
号判定回路を提供するものである。
(d) 発明の実施例
まず、この発明による実施例の構成図を第１図
に示す。
に示す。
第１図の１と２はメモリ、３〜６はゲート回
路、７はセレクタである。
路、７はセレクタである。
入力信号は８ビツト構成とし、入力端子１６と
入力端子１７にはそれぞれ入力信号の上位４ビツ
トおよび下位４ビツトが入る。例えば16進数の
「28」という入力に対して、「２」が上位桁で入力
端子１６に入り、「８」が下位桁で入力端子１７
に入る。
入力端子１７にはそれぞれ入力信号の上位４ビツ
トおよび下位４ビツトが入る。例えば16進数の
「28」という入力に対して、「２」が上位桁で入力
端子１６に入り、「８」が下位桁で入力端子１７
に入る。
レジスタ８とレジスタ９はそれぞれ入力端子１
６と入力端子１７からの入力信号のタイミングを
そろえるためのものである。
６と入力端子１７からの入力信号のタイミングを
そろえるためのものである。
メモリ１には入力信号の上位桁がアドレス信号
として入り、メモリ２には入力信号の下位桁がア
ドレス信号として入る。
として入り、メモリ２には入力信号の下位桁がア
ドレス信号として入る。
メモリ１に入力信号の上位桁が入ると、入力信
号の値に対応して、メモリ１はトリガ有効桁指示
信号１１、トリガ／上限値イネーブル信号１２お
よびトリガ／下限値イネーブル信号１３を出力す
る。
号の値に対応して、メモリ１はトリガ有効桁指示
信号１１、トリガ／上限値イネーブル信号１２お
よびトリガ／下限値イネーブル信号１３を出力す
る。
メモリ２に入力信号の下位桁が入ると、入力信
号の値に対応して、メモリ２は上限値下位桁トリ
ガ信号２１と下限値下位桁トリガ信号２２を出力
する。
号の値に対応して、メモリ２は上限値下位桁トリ
ガ信号２１と下限値下位桁トリガ信号２２を出力
する。
なお、以下の説明では表現を簡単にするため、
単に信号１１、信号１２のように表現する。
単に信号１１、信号１２のように表現する。
ゲート回路３には信号１２と信号１３を入力
し、ゲート回路４には信号１２と信号２１を入力
する。
し、ゲート回路４には信号１２と信号２１を入力
する。
また、ゲート回路５には信号１３と信号２２を
入力し、ゲート回路６にはゲート回路４の出力と
ゲート回路５の出力を入力する。
入力し、ゲート回路６にはゲート回路４の出力と
ゲート回路５の出力を入力する。
セレクタ７にはゲート回路３の出力とゲート回
路６の出力を入力し、信号１１でセレクタ７の切
換えを制御する。
路６の出力を入力し、信号１１でセレクタ７の切
換えを制御する。
次に、信号１１〜信号２２の設定方法を説明す
る。
る。
信号１１は次のように設定する。
入力信号の上位桁の上限値または下限値と同じ
アドレスのとき、信号１１＝「１」、それ以外のと
きは信号１１＝「０」にする。
アドレスのとき、信号１１＝「１」、それ以外のと
きは信号１１＝「０」にする。
信号１２は次のように設定する。
信号１１＝「０」、信号１２＝「１」のとき設定
範囲内、 信号１１＝「０」、信号１２＝「０」のとき設定
範囲外、 信号１１＝「１」のときは入力信号の上位桁の
上限値と一致するアドレスで信号１２＝「１」に
する。
範囲内、 信号１１＝「０」、信号１２＝「０」のとき設定
範囲外、 信号１１＝「１」のときは入力信号の上位桁の
上限値と一致するアドレスで信号１２＝「１」に
する。
信号１３は次のように設定する。
信号１１＝「０」、信号１２＝「１」のとき、信
号１３＝「１」、 信号１１＝「０」、信号１２＝「０」のとき、信
号１３＝「０」、 信号１１＝「１」のときは入力信号の上位桁の
下限値と一致するアドレスで信号１３＝「１」に
し、それ以外は信号１３＝「０」にする。
号１３＝「１」、 信号１１＝「０」、信号１２＝「０」のとき、信
号１３＝「０」、 信号１１＝「１」のときは入力信号の上位桁の
下限値と一致するアドレスで信号１３＝「１」に
し、それ以外は信号１３＝「０」にする。
信号２１は次のように設定する。
入力信号の下位桁の上限値以下のとき、信号２
１＝「１」、それ以外のときは信号２１＝「０」に
する。
１＝「１」、それ以外のときは信号２１＝「０」に
する。
信号２２は次のように設定する。
入力信号の下位桁の下限値以上のとき、信号２
２＝「１」、それ以外のときは信号２２＝「０」に
する。
２＝「１」、それ以外のときは信号２２＝「０」に
する。
セレクタ７は、次のように動作する。
信号１１＝「０」のとき、ゲート回路３の出力
を出力端子１８に取り出し、 信号１１＝「１」のとき、ゲート回路６の出力
を出力端子１８に取り出す。
を出力端子１８に取り出し、 信号１１＝「１」のとき、ゲート回路６の出力
を出力端子１８に取り出す。
次に、設定範囲の一例とこれに対応する信号１
１〜信号２２の関係を第２図に示す。
１〜信号２２の関係を第２図に示す。
第２図は16進で「28」〜「73」の範囲を設定し
た場合の例である。
た場合の例である。
なお、第２図の「０」、「１」は正論理の場合の
例であり、負論理の場合は第２図の「０」、「１」
を反転させる。
例であり、負論理の場合は第２図の「０」、「１」
を反転させる。
メモリ１には、入力信号の上位桁を入力する。
信号１１は設定条件により、メモリ１のアドレ
スが「２」と「７」で「１」を出力し、それ以外
は「０」を出力する。
スが「２」と「７」で「１」を出力し、それ以外
は「０」を出力する。
信号１２は設定条件により、信号１１＝「０」、
信号１２＝「１」が範囲内になるようにする。第
２図の例では上位桁が「３」〜「６」のときは範
囲内になるので、このアドレスに対応する信号１
２＝「１」にする。
信号１２＝「１」が範囲内になるようにする。第
２図の例では上位桁が「３」〜「６」のときは範
囲内になるので、このアドレスに対応する信号１
２＝「１」にする。
また、信号１１＝「１」のときは入力信号の上
位桁の上限値と一致するアドレス、第２図の例で
は「７」のアドレスで信号１２＝「１」にする。
位桁の上限値と一致するアドレス、第２図の例で
は「７」のアドレスで信号１２＝「１」にする。
信号１３は設定条件により、アドレスが「２」
〜「６」で「１」にし、それ以外は「０」にす
る。
〜「６」で「１」にし、それ以外は「０」にす
る。
信号２１は設定条件により、アドレスが「３」
以下で「１」、「４」以上では「０」にする。
以下で「１」、「４」以上では「０」にする。
信号２２は設定条件により、アドレスが「８」
以上で「１」、「７」以下では「０」にする。
以上で「１」、「７」以下では「０」にする。
次に、第１図と第２図の条件で入力信号により
出力がどう変るかを説明する。
出力がどう変るかを説明する。
入力信号が「27」のとき。
入力信号の上位桁の「２」がメモリ１のアドレ
スに入り、入力信号の下位桁の「７」がメモリ２
のアドレスに入る。これにより、第２図から信号
１１＝「１」、信号１２＝「０」、信号１３＝「１」、
信号２１＝「０」、信号２２＝「０」になる。
スに入り、入力信号の下位桁の「７」がメモリ２
のアドレスに入る。これにより、第２図から信号
１１＝「１」、信号１２＝「０」、信号１３＝「１」、
信号２１＝「０」、信号２２＝「０」になる。
信号１２＝「０」、信号２１＝「０」なので、ゲ
ート回路４の出力＝「０」になり、信号１３＝
「１」、信号２２＝「０」なので、ゲート回路５の
出力＝「０」になる。
ート回路４の出力＝「０」になり、信号１３＝
「１」、信号２２＝「０」なので、ゲート回路５の
出力＝「０」になる。
したがつて、ゲート回路６の出力＝「０」にな
り、セレクタ７は信号１１＝「１」なので、ゲー
ト回路６の出力＝「０」を出力端子１８に取り出
す。すなわち、入力信号「27」は設定範囲外であ
る。
り、セレクタ７は信号１１＝「１」なので、ゲー
ト回路６の出力＝「０」を出力端子１８に取り出
す。すなわち、入力信号「27」は設定範囲外であ
る。
入力信号が「45」のとき。
入力信号の上位桁の「４」がメモリ１のアドレ
スに入り、入力信号の下位桁の「５」がメモリ２
のアドレスに入る。これにより、第２図から信号
１１＝「０」、信号１２＝「１」、信号１３＝「１」、
信号２１＝「０」、信号２２＝「０」になる。
スに入り、入力信号の下位桁の「５」がメモリ２
のアドレスに入る。これにより、第２図から信号
１１＝「０」、信号１２＝「１」、信号１３＝「１」、
信号２１＝「０」、信号２２＝「０」になる。
信号１２「１」、信号１３＝「１」なので、ゲー
ト回路３の出力＝「１」になる。
ト回路３の出力＝「１」になる。
セレクタ７は信号１１＝「０」なので、ゲート
回路３の出力＝「１」を出力端子１８に取り出す。
すなわち、入力信号「45」は設定範囲内なので、
「１」を出力する。
回路３の出力＝「１」を出力端子１８に取り出す。
すなわち、入力信号「45」は設定範囲内なので、
「１」を出力する。
入力信号が「8D」のとき。
入力信号の上位桁の「８」がメモリ１のアドレ
スに入り、入力信号の下位桁の「Ｄ」がメモリ２
のアドレスに入る。これにより、第２図から信号
１１＝「０」、信号１２＝「０」、信号１３＝「０」、
信号２１＝「０」、信号２２＝「１」になる。
スに入り、入力信号の下位桁の「Ｄ」がメモリ２
のアドレスに入る。これにより、第２図から信号
１１＝「０」、信号１２＝「０」、信号１３＝「０」、
信号２１＝「０」、信号２２＝「１」になる。
信号１２＝「０」、信号１３＝「０」なので、ゲ
ート回路３の出力＝「０」になる。
ート回路３の出力＝「０」になる。
セレクタ７は信号１１＝「０」なので、ゲート
回路３の出力＝「０」を出力端子１８に取り出す。
すなわち、入力信号「8D」は設定範囲外である。
回路３の出力＝「０」を出力端子１８に取り出す。
すなわち、入力信号「8D」は設定範囲外である。
(e) 発明の効果
メモリを使用した従来の信号判定回路により上
位桁と下位桁で構成する入力信号を判定するため
には、４ビツトのメモリと２ビツトのメモリが必
要である。
位桁と下位桁で構成する入力信号を判定するため
には、４ビツトのメモリと２ビツトのメモリが必
要である。
これに対し、この発明には３ビツトのメモリ１
と２ビツトのメモリ２があればよいので、回路構
成が簡単になる。
と２ビツトのメモリ２があればよいので、回路構
成が簡単になる。
また、この発明によれば、メモリ１とメモリ２
に設定するコードを選んでいるので、メモリ１と
メモリ２に接続するゲート回路３〜６を簡単にす
ることができる。
に設定するコードを選んでいるので、メモリ１と
メモリ２に接続するゲート回路３〜６を簡単にす
ることができる。
第１図はこの発明による実施例の構成図、第２
図は設定範囲の一例とこれに対応する信号１１〜
信号２２の関係を示す図。 １……メモリ、２……メモリ、３〜６……ゲー
ト回路、７……セレクタ、８，９……レジスタ、
１１……トリガ有効桁指示信号、１２……トリ
ガ／上限値イネーブル信号、１３……トリガ／下
限値イネーブル信号、１６，１７……入力端子、
１８……出力端子、２１……上限値下位桁トリガ
信号、２２……下限値下位桁トリガ信号。
図は設定範囲の一例とこれに対応する信号１１〜
信号２２の関係を示す図。 １……メモリ、２……メモリ、３〜６……ゲー
ト回路、７……セレクタ、８，９……レジスタ、
１１……トリガ有効桁指示信号、１２……トリ
ガ／上限値イネーブル信号、１３……トリガ／下
限値イネーブル信号、１６，１７……入力端子、
１８……出力端子、２１……上限値下位桁トリガ
信号、２２……下限値下位桁トリガ信号。
Claims (1)
- 【特許請求の範囲】 １ 上記桁および下位桁で構成する入力信号をア
ドレス信号としてメモリに入力し、前記入力信号
が設定範囲内にあるときは前記メモリが出力する
信号判定回路において、 前記入力信号の上位桁を入力するとトリガ有効
桁指示信号１１、トリガ／上限値イネーブル信号
１２およびトリガ／下限値イネーブル信号１３を
出力するメモリ１と、 前記入力信号の下位桁を入力すると上限値下位
桁トリガ信号２１および下限値下位桁トリガ信号
２２を出力するメモリ２と、 前記トリガ／上限値イネーブル信号１２と前記
トリガ／下限値イネーブル信号１３を入力とする
ゲート回路３と、 前記トリガ／上限値イネーブル信号１２と前記
上限値下位桁トリガ信号２１を入力とするゲート
回路４と、 前記トリガ／下限値イネーブル信号１３と前記
下限値下位桁トリガ信号２２を入力とするゲート
回路５と、 前記ゲート回路４の出力と前記ゲート回路５の
出力を入力とするゲート回路６と、 前記ゲート回路３の出力と前記ゲート回路６の
出力を入力とし、前記トリガ有効桁指示信号１１
により前記ゲート回路３の出力または前記ゲート
回路６の出力のどちらかを出力するセレクタ７と
を備えることを特徴とする信号判定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58149040A JPS6040590A (ja) | 1983-08-15 | 1983-08-15 | 信号判定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58149040A JPS6040590A (ja) | 1983-08-15 | 1983-08-15 | 信号判定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6040590A JPS6040590A (ja) | 1985-03-02 |
| JPH0256689B2 true JPH0256689B2 (ja) | 1990-11-30 |
Family
ID=15466333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58149040A Granted JPS6040590A (ja) | 1983-08-15 | 1983-08-15 | 信号判定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6040590A (ja) |
-
1983
- 1983-08-15 JP JP58149040A patent/JPS6040590A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6040590A (ja) | 1985-03-02 |
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