JPH0248730A - ディジタルコンパレータ - Google Patents
ディジタルコンパレータInfo
- Publication number
- JPH0248730A JPH0248730A JP19936288A JP19936288A JPH0248730A JP H0248730 A JPH0248730 A JP H0248730A JP 19936288 A JP19936288 A JP 19936288A JP 19936288 A JP19936288 A JP 19936288A JP H0248730 A JPH0248730 A JP H0248730A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- reference value
- data
- signal
- converter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 10
- 230000004044 response Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、信号の波形整形等に利用されるコンパレー
タに係り、更に詳しくはディジタル信号処理を用いたデ
ィジタルコンパレータに関するものである。
タに係り、更に詳しくはディジタル信号処理を用いたデ
ィジタルコンパレータに関するものである。
［従 来 例］
従来、このコンパレータには、第２図に示されるように
、オペレージ曹ナルアンプ１が用いられている。この例
では、オペレーショナルアンプ１は反転増幅回路で用い
られ、そのオペレーショナルアンプ１の反転端子には入
力信号が入力され、非反転端子には基準電圧２が入力さ
れる。これにより、入力信号と基準電圧２による基準値
との相対関係が検出される。また、基準値には固定抵抗
Ｒやボリュウム抵抗ＶＲを介した電源電圧が用いられ、
そのボリュウム抵抗ＶＲを可変することで基準値が任意
に設定される。
、オペレージ曹ナルアンプ１が用いられている。この例
では、オペレーショナルアンプ１は反転増幅回路で用い
られ、そのオペレーショナルアンプ１の反転端子には入
力信号が入力され、非反転端子には基準電圧２が入力さ
れる。これにより、入力信号と基準電圧２による基準値
との相対関係が検出される。また、基準値には固定抵抗
Ｒやボリュウム抵抗ＶＲを介した電源電圧が用いられ、
そのボリュウム抵抗ＶＲを可変することで基準値が任意
に設定される。
［発明が解決しようとする課題］
ところで、上記コンパレータにおいては、ボリュウム抵
抗ＶＲではその抵抗値の微調整が困難であり、基準値の
微調整が難しかった。その結果、コンパレータの動作精
度は、そのボリュウム抵抗ＶＲの設定精度以上にできな
いという問題点があった・ この発明は上記問題点に鑑みなされたものであり、その
目的は基準値をより正確にでき、動作精度を上げること
ができるディジタルコンパレータを提供することにある
。
抗ＶＲではその抵抗値の微調整が困難であり、基準値の
微調整が難しかった。その結果、コンパレータの動作精
度は、そのボリュウム抵抗ＶＲの設定精度以上にできな
いという問題点があった・ この発明は上記問題点に鑑みなされたものであり、その
目的は基準値をより正確にでき、動作精度を上げること
ができるディジタルコンパレータを提供することにある
。
［課題を解決するための手段］
上記目的を達成するために、この発明のディジタルコン
パレータは、入力信号をディジタル信号に変換するＡ／
Ｄ変換手段と、その入力信号との比較に用いる基準値に
対応する所定アドレス領域まで全て１゛０”または“１
”のデータが記憶され、それ以上のアドレス領域には全
て“１”または１００”のデータが記憶され、上記ディ
ジタル信号をアドレス信号とするメモリと、このメモリ
から読み出されたデータをアナログ信号に変換して出力
するＤ／Ａ変換手段とを備え、上記入力信号との相対関
係を得る基準値に対応して、上記全て＃（ＯＩ＋のデー
タを記憶するアドレス領域と上記全て′１″のデータを
記憶するアドレス領域を変えるようにしたものである。
パレータは、入力信号をディジタル信号に変換するＡ／
Ｄ変換手段と、その入力信号との比較に用いる基準値に
対応する所定アドレス領域まで全て１゛０”または“１
”のデータが記憶され、それ以上のアドレス領域には全
て“１”または１００”のデータが記憶され、上記ディ
ジタル信号をアドレス信号とするメモリと、このメモリ
から読み出されたデータをアナログ信号に変換して出力
するＤ／Ａ変換手段とを備え、上記入力信号との相対関
係を得る基準値に対応して、上記全て＃（ＯＩ＋のデー
タを記憶するアドレス領域と上記全て′１″のデータを
記憶するアドレス領域を変えるようにしたものである。
また、この発明は、上記メモリを再書き込み可能なもの
とし、その書き込みにて上記基準値の再設定を可能とし
たものである。
とし、その書き込みにて上記基準値の再設定を可能とし
たものである。
［作 用］
上記構成としたので、上記Ａ／Ｄ変換手段にて得られる
ディジタル信号は入力信号が大きくなるほど、ＭＳＢ側
のビットが立てられる。したがって、そのディジタル信
号をアドレス信号に見立てると、入力信号が大きいと、
アドレス信号に該当するメモリの番地が大きくなる。そ
して、そのアドレス信号がメモリの所定番地（基準値に
相当）になったとき、メモリから出力されるデータは、
例えばその所定番地まで全てｌ（Ｏｌ）のデータである
ときには、全て“１”のデータに変えられる。すなわち
、入力信号と上記基準値との相対関係がその所定番地ま
でとそれ以上の番地に記憶されている全て“０″、全て
１１１”のデータにて検出される。
ディジタル信号は入力信号が大きくなるほど、ＭＳＢ側
のビットが立てられる。したがって、そのディジタル信
号をアドレス信号に見立てると、入力信号が大きいと、
アドレス信号に該当するメモリの番地が大きくなる。そ
して、そのアドレス信号がメモリの所定番地（基準値に
相当）になったとき、メモリから出力されるデータは、
例えばその所定番地まで全てｌ（Ｏｌ）のデータである
ときには、全て“１”のデータに変えられる。すなわち
、入力信号と上記基準値との相対関係がその所定番地ま
でとそれ以上の番地に記憶されている全て“０″、全て
１１１”のデータにて検出される。
また、そのメモリを再書き込み可能なものを使用し、上
記″０”、１”のデータを書き込む領域を変えることで
、上記基準値の設定ができる。
記″０”、１”のデータを書き込む領域を変えることで
、上記基準値の設定ができる。
［実 施 例］
以下、この発明の実施例を図面に基づいて説明する。
図において、入力信号はＡ／Ｄ変換器３にてｎビットデ
ィジタル信号に変換され、メモリ４のアドレス信号にさ
れる。メモリ４は、例えばＲＯＭであり、その所定アド
レス領域までは全て′０”（ＭＳＯからＬＳＢビットま
でＬレベル）のｍビットデータが記憶され、それ以上の
アドレス領域には全て“１ （ＭＳＢからＬＳＢビット
までＨレベル）″のデータが記憶されている。すなわち
、メモリ４のアドレス（０（ＭＳＢ）１１１１１・・・
Ｏ（ＬＳＢ））以下の領域に全て“０”が記憶され、ア
ドレス（０（ＭＳＢ） １１１１１・・・１ （ＬＳＢ
））以上の領域に全て１”が記憶されると、そのアドレ
ス（０１１１１１・・・０）がコンパレータの基準値に
対応することになる。そのメモリ４から読み出されたデ
ータはＤ／Ａ変換器５に入力され、アナログ信号に変換
される。
ィジタル信号に変換され、メモリ４のアドレス信号にさ
れる。メモリ４は、例えばＲＯＭであり、その所定アド
レス領域までは全て′０”（ＭＳＯからＬＳＢビットま
でＬレベル）のｍビットデータが記憶され、それ以上の
アドレス領域には全て“１ （ＭＳＢからＬＳＢビット
までＨレベル）″のデータが記憶されている。すなわち
、メモリ４のアドレス（０（ＭＳＢ）１１１１１・・・
Ｏ（ＬＳＢ））以下の領域に全て“０”が記憶され、ア
ドレス（０（ＭＳＢ） １１１１１・・・１ （ＬＳＢ
））以上の領域に全て１”が記憶されると、そのアドレ
ス（０１１１１１・・・０）がコンパレータの基準値に
対応することになる。そのメモリ４から読み出されたデ
ータはＤ／Ａ変換器５に入力され、アナログ信号に変換
される。
なお、上記Ａ／Ｄ変換器３およびＤ／Ａ変換器５の変換
、メモリ４の読み出し等はクロック発生器６にて発生さ
れるクロック信号のタイミングで行なわれる。
、メモリ４の読み出し等はクロック発生器６にて発生さ
れるクロック信号のタイミングで行なわれる。
また、上記メモリ４としてＲＡＭを用い、データを書き
替えて、上記基準値の設定を変えられるようにしてもよ
い。この場合、その基準値の設定方法としては、メモリ
４の各ビットラインにスイッチを設け、このスイッチを
ＯＮ、ＯＦＦにてＬＩｏｌＴ、ｌ“１”を設定すればよ
い。さらに、そのスイッチの代りに、マイクロコンピュ
ータを用いてもよい。
替えて、上記基準値の設定を変えられるようにしてもよ
い。この場合、その基準値の設定方法としては、メモリ
４の各ビットラインにスイッチを設け、このスイッチを
ＯＮ、ＯＦＦにてＬＩｏｌＴ、ｌ“１”を設定すればよ
い。さらに、そのスイッチの代りに、マイクロコンピュ
ータを用いてもよい。
次に、上記構成のディジタルコンパレータの動作を説明
する。
する。
まず、メモリ４には予め基準値に対応して１１０ ＃“
１”が所定アドレス領域に記憶されているものとする。
１”が所定アドレス領域に記憶されているものとする。
そして、Ａ／Ｄ変換器３に信号が入力されると、その入
力信号はＡ／Ｄ変換器３にてｎビットディジタル信号に
変換され、メモリ４のアドレスラインに入力される。そ
のｎビットディジタル信号は、入力信号の電圧に応じて
可変され、例えば電圧が大きくなると、ｎビットのＭＳ
Ｂビットの方にビットが立つようになる。
力信号はＡ／Ｄ変換器３にてｎビットディジタル信号に
変換され、メモリ４のアドレスラインに入力される。そ
のｎビットディジタル信号は、入力信号の電圧に応じて
可変され、例えば電圧が大きくなると、ｎビットのＭＳ
Ｂビットの方にビットが立つようになる。
ここで、Ａ／Ｄ変換器３にて得られた値（ディジタル信
号）が、例えば（０１１１１１・・・０）以下であると
、メモリ４からは全て１１０ Ｉ＋のデータが読み出さ
れ、Ｄ／Ａ変換Ｗ５がらはアナログの略０電位が出力さ
れる。すなわち、ディジタルコンパレータにて入力信号
が基準値以下という関係が検出されたことになる。
号）が、例えば（０１１１１１・・・０）以下であると
、メモリ４からは全て１１０ Ｉ＋のデータが読み出さ
れ、Ｄ／Ａ変換Ｗ５がらはアナログの略０電位が出力さ
れる。すなわち、ディジタルコンパレータにて入力信号
が基準値以下という関係が検出されたことになる。
また、Ａ／Ｄ変換３にて得られた値（ディジタル信号）
が、例えば（０１１１１１・・・１）以上であると、メ
モリ４からは全てｔｌ Ｉ Ｊｊのデータが読み出され
、Ｄ／Ａ変換器５からはアナログのＶ電圧が出力される
。すなわち、ディジタルコンパレータにて入力信号が基
準値以上という関係が検出されることになる。
が、例えば（０１１１１１・・・１）以上であると、メ
モリ４からは全てｔｌ Ｉ Ｊｊのデータが読み出され
、Ｄ／Ａ変換器５からはアナログのＶ電圧が出力される
。すなわち、ディジタルコンパレータにて入力信号が基
準値以上という関係が検出されることになる。
次に、上記メモリ４に再書込み可能なＲＡＭ等を用いた
場合について説明する。
場合について説明する。
この例の場合、スイッチのＯＮ、ＯＦＦあるいはマイク
ロコンピュータにて、メモリ４のデータラインに全て“
０”あるいは全て１′″のデータが出力される。しかも
、そのデータがメモリ４に書き込まれるに際し、基準値
に対応するアドレス領域まで全てｔｚ Ｏｔｐのデータ
が記憶され、それ以上のアドレス領域に全て“１″のデ
ータが記憶される。
ロコンピュータにて、メモリ４のデータラインに全て“
０”あるいは全て１′″のデータが出力される。しかも
、そのデータがメモリ４に書き込まれるに際し、基準値
に対応するアドレス領域まで全てｔｚ Ｏｔｐのデータ
が記憶され、それ以上のアドレス領域に全て“１″のデ
ータが記憶される。
このように、基準値がディジタル的に設定され、しかも
その値がディジタル的に変えることができるので、基準
値の微調整や再設定が正確に行なえる。
その値がディジタル的に変えることができるので、基準
値の微調整や再設定が正確に行なえる。
なお、上記メモリ４に記憶するデータを逆に、所定アド
レス領域まで全て′１″のデータを記憶し、それ以上の
アドレス領域には全て′Ｏ″のデータを記憶するように
してもよい、すなわち、得られる結果は従来例と同じく
反転したものとされる。さらに、インバートタ路を設け
れば、従来例の反転増幅回路と同じものが得られる。
レス領域まで全て′１″のデータを記憶し、それ以上の
アドレス領域には全て′Ｏ″のデータを記憶するように
してもよい、すなわち、得られる結果は従来例と同じく
反転したものとされる。さらに、インバートタ路を設け
れば、従来例の反転増幅回路と同じものが得られる。
［発明の効果コ
以上説明したように、この発明のディジタルコンパレー
タによれば、入力信号をディジタル信号に変換するＡ／
Ｄ変換手段と、基準値に対応する所定アドレス領域まで
全て１１０ ｐＨまたは“１″のデータが記憶され、そ
れ以上のアドレス領域に全て′″１”または“０”まデ
ータが記憶され、上記ディジタル信号をアドレス信号と
するメモリと、このメモリから読み出されたデータをア
ナログ信号に変換して出力するＤ／Ａ変換手段とを設け
たので、入力信号との比較に用いられる基準値をディジ
タル的に設定でき、その基準値の微調整を正確に行なう
ことができる。
タによれば、入力信号をディジタル信号に変換するＡ／
Ｄ変換手段と、基準値に対応する所定アドレス領域まで
全て１１０ ｐＨまたは“１″のデータが記憶され、そ
れ以上のアドレス領域に全て′″１”または“０”まデ
ータが記憶され、上記ディジタル信号をアドレス信号と
するメモリと、このメモリから読み出されたデータをア
ナログ信号に変換して出力するＤ／Ａ変換手段とを設け
たので、入力信号との比較に用いられる基準値をディジ
タル的に設定でき、その基準値の微調整を正確に行なう
ことができる。
また、この発明によれば、メモリに書き込み可能なＲＡ
Ｍ等を用いたので、基準値の設定を任意にでき、しかも
正確に行なうことができる。
Ｍ等を用いたので、基準値の設定を任意にでき、しかも
正確に行なうことができる。
第１図はこの発明の一実施例を示すディジタルコンパレ
ータの概略的回路ブロック図、第２図は従来のコンパレ
ータの概略的回路ブロック図である、 図中、３はＡ／Ｄ変換器、４はメモリ（ＲＯＭおよヒＲ
ＡＭ等）、５はＤ／Ａ変換器、６はクロック発生器であ
る。 特許出願人 株式会社富士通ゼネラル
ータの概略的回路ブロック図、第２図は従来のコンパレ
ータの概略的回路ブロック図である、 図中、３はＡ／Ｄ変換器、４はメモリ（ＲＯＭおよヒＲ
ＡＭ等）、５はＤ／Ａ変換器、６はクロック発生器であ
る。 特許出願人 株式会社富士通ゼネラル
Claims (2)
- （１）入力信号をディジタル信号に変換するＡ／Ｄ変換
手段と、 その入力信号との比較に用いる基準値に対応する所定ア
ドレス領域まで全て“０”または“１”のデータが記憶
され、それ以上のアドレス領域には全て“１”または“
０”のデータが記憶され、前記ディジタル信号をアドレ
ス信号とするメモリと、このメモリから読み出されたデ
ータをアナログ信号に変換して出力するＤ／Ａ変換手段
とを備え、前記入力信号との相対関係を得る基準値に対
応して、前記全て“０”のデータを記憶するアドレス領
域と前記全て“１”のデータを記憶するアドレス領域を
変えるようにしたことを特徴とするディジタルコンパレ
ータ。 - （２）前記メモリは再書き込み可能であり、その書き込
みにて前記基準値の再設定を可能とした請求項（１）記
載のディジタルコンパレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19936288A JPH0248730A (ja) | 1988-08-10 | 1988-08-10 | ディジタルコンパレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19936288A JPH0248730A (ja) | 1988-08-10 | 1988-08-10 | ディジタルコンパレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0248730A true JPH0248730A (ja) | 1990-02-19 |
Family
ID=16406501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19936288A Pending JPH0248730A (ja) | 1988-08-10 | 1988-08-10 | ディジタルコンパレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0248730A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4963151A (en) * | 1988-12-28 | 1990-10-16 | Trustees Of The University Of Pennsylvania | Reinforced bone cement, method of production thereof and reinforcing fiber bundles therefor |
-
1988
- 1988-08-10 JP JP19936288A patent/JPH0248730A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4963151A (en) * | 1988-12-28 | 1990-10-16 | Trustees Of The University Of Pennsylvania | Reinforced bone cement, method of production thereof and reinforcing fiber bundles therefor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2577897B2 (ja) | 定電圧電源回路 | |
| JPH0248730A (ja) | ディジタルコンパレータ | |
| JP2001156640A (ja) | ディジタル／アナログ変換器 | |
| JPH0526372B2 (ja) | ||
| US5410312A (en) | Digital/analog conversion device with two switched latches for simultaneous D/A conversion | |
| JPH05167449A (ja) | 逐次比較型アナログデジタル変換器 | |
| JPH09116438A (ja) | ディジタル／アナログ変換器 | |
| JP2578940B2 (ja) | Ａ／ｄ変換回路 | |
| JPH1188171A (ja) | Ａ／ｄ変換器 | |
| SU1309086A1 (ru) | Аналоговое запоминающее устройство | |
| JPH06105428B2 (ja) | ハードコピー装置 | |
| SU1569621A1 (ru) | Устройство дл измерени давлени | |
| JPH02165727A (ja) | 逐次比較型ａ／ｄコンバータ及びそれを備えたマイクロコンピユータ | |
| US20050162205A1 (en) | Device and method for setting an initial value | |
| JPS598207Y2 (ja) | アナログコンパレ−タ | |
| KR950004950Y1 (ko) | 신호 변환장치 | |
| JPH0433415A (ja) | Ａ／ｄ変換器 | |
| JPH01241224A (ja) | デジタルアナログ変換器 | |
| JPS6230670B2 (ja) | ||
| JPH01175439A (ja) | 光受信装置 | |
| JPH0773212B2 (ja) | Ａ／ｄコンバ−タ | |
| JPS58121824A (ja) | 信号処理装置 | |
| JPH0748662B2 (ja) | Ｄ／ａ変換装置 | |
| JPS62132428A (ja) | アナログデイジタル変換器 | |
| JPH0744488B2 (ja) | 二線式デ−タ伝送装置 |