JPS6045506B2 - 連想メモリ装置 - Google Patents
連想メモリ装置Info
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- JPS6045506B2 JPS6045506B2 JP14791079A JP14791079A JPS6045506B2 JP S6045506 B2 JPS6045506 B2 JP S6045506B2 JP 14791079 A JP14791079 A JP 14791079A JP 14791079 A JP14791079 A JP 14791079A JP S6045506 B2 JPS6045506 B2 JP S6045506B2
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- Japan
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- associative memory
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- search result
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
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- G—PHYSICS
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- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
Description
【発明の詳細な説明】
本発明は連想メモリ装置に関する。
さらに詳細には検索データと完全に一致した記憶データ
は勿論、検索データとは一致していないが検索データと
ハミング距離によつて関連付けられた記憶データの検索
が可能な連想メモリ装置に関する。 検索データとハミ
ング距離によつて関連付けられた記憶データの検索が可
能な従来の連想メモリ装置にあつては、ハミング距離に
よる関連を求めるため、ハミング距離算出に必要な論理
演算機能を連想メモリセル内に分散的に配置した構成を
と つている。即ち、一致判定機能を持つ単純な連想メ
モリセルの各々にさらに数個の論理ゲートを付加してい
る。このため、同一容量の一致判定機能だけをもつ単純
な連想メモリ装置と比較して、必要な金物量及び消費電
力が飛躍的に増加する。さらに、従来のハミング距離算
出論理は、同一ワードを構成する連想メモリセル間を信
号が順次リップルして行く構成であり、１ワードを構成
するビット数が増加した場合、ハミング距離算出に要す
る時間が増加する。 以上述べたように、従来のこの種
の連想メモリ装置では、金物量、消費電力及び動作時間
の点で大容量の連想メモリ装置を構成することができな
いという欠点があつた。
は勿論、検索データとは一致していないが検索データと
ハミング距離によつて関連付けられた記憶データの検索
が可能な連想メモリ装置に関する。 検索データとハミ
ング距離によつて関連付けられた記憶データの検索が可
能な従来の連想メモリ装置にあつては、ハミング距離に
よる関連を求めるため、ハミング距離算出に必要な論理
演算機能を連想メモリセル内に分散的に配置した構成を
と つている。即ち、一致判定機能を持つ単純な連想メ
モリセルの各々にさらに数個の論理ゲートを付加してい
る。このため、同一容量の一致判定機能だけをもつ単純
な連想メモリ装置と比較して、必要な金物量及び消費電
力が飛躍的に増加する。さらに、従来のハミング距離算
出論理は、同一ワードを構成する連想メモリセル間を信
号が順次リップルして行く構成であり、１ワードを構成
するビット数が増加した場合、ハミング距離算出に要す
る時間が増加する。 以上述べたように、従来のこの種
の連想メモリ装置では、金物量、消費電力及び動作時間
の点で大容量の連想メモリ装置を構成することができな
いという欠点があつた。
本発明の目的は大容量、低電力、高速で、検索データ
とハミング距離によつて関連付けられた記憶データの検
索ができる連想メモリ装置を提供することにある。
とハミング距離によつて関連付けられた記憶データの検
索ができる連想メモリ装置を提供することにある。
まず本発明の連想メモリ装置に用いることが可１能な
ＭＩＳトランジスタで構成された連想メモリセルの一例
を第１図で説明する。
ＭＩＳトランジスタで構成された連想メモリセルの一例
を第１図で説明する。
第１図において、１、２および３は電流供給用のデプレ
ツシヨン形のＭＩＳトランジスタであり、４〜１０は３
端子の電気的スイッチとして作用するエンハンスメント
形のＭＩＳトランジスタである。１１および１２はいわ
ゆるビット線であり、１５はワード線である。１３およ
び１４は検索動作時、検索データＳあるいはその否定デ
ータ百を供給する検索データ線であり、検索データが“
１゛か゜“０゛であるかによつて、一方にＳを他方に百
を供給する。
ツシヨン形のＭＩＳトランジスタであり、４〜１０は３
端子の電気的スイッチとして作用するエンハンスメント
形のＭＩＳトランジスタである。１１および１２はいわ
ゆるビット線であり、１５はワード線である。１３およ
び１４は検索動作時、検索データＳあるいはその否定デ
ータ百を供給する検索データ線であり、検索データが“
１゛か゜“０゛であるかによつて、一方にＳを他方に百
を供給する。
１６は検索結果によつて高電位あるいは低電位をとる検
索結果線であり、１７は連想メモリセル外部に検索結果
を出力するための検索結果出力線である。
索結果線であり、１７は連想メモリセル外部に検索結果
を出力するための検索結果出力線である。
この検索結果出力線１７にはビット線１１，１２および
検索データ線１３，１４に与えるデータにより、一致信
号あるいは不一致信号を出力することができる。また、
この検索結果出力線１７は検索データ線１３，１４との
直流的な電流通路は持つていない。第１図に示す連想メ
モリセルの動作は衆知であり、その詳細は省略する。
検索データ線１３，１４に与えるデータにより、一致信
号あるいは不一致信号を出力することができる。また、
この検索結果出力線１７は検索データ線１３，１４との
直流的な電流通路は持つていない。第１図に示す連想メ
モリセルの動作は衆知であり、その詳細は省略する。
極く簡単にその要点のみ説明すれば、連想メモリセルへ
の書込みは、ワード線１５を高電位としてトランジスタ
９および１０を開き、ビット線１１，１２を書込むデー
タ゜゜１゛もしくぱ゜０゛に従つて一方を高電位に、他
方を低電位にする。検索は前述したごとく、検索データ
線１３，１４は検索データ“１゛もしくは“０゛に従つ
て一方を高電位に、他方を低電位にする。これによつて
検索結果線１６は一致、不一致の関係に対応して高電位
もしくは低電位となる。例えば一致した時に低電位とす
ると、トランジスタ６は開かれず、不一致の時に高電位
とするとトランジスタ６は開かれ、検索結果出力線１７
の電位が低下する。なお、第１図の連想メモリセルをア
レイ状に配置し、同一ワードを構成する連想メモリセル
の検索結果出力線を共通に結線したとき、図中の電流供
給用のデプレツシヨン形ＭＩＳトランジスタ３を共通化
することもできる。
の書込みは、ワード線１５を高電位としてトランジスタ
９および１０を開き、ビット線１１，１２を書込むデー
タ゜゜１゛もしくぱ゜０゛に従つて一方を高電位に、他
方を低電位にする。検索は前述したごとく、検索データ
線１３，１４は検索データ“１゛もしくは“０゛に従つ
て一方を高電位に、他方を低電位にする。これによつて
検索結果線１６は一致、不一致の関係に対応して高電位
もしくは低電位となる。例えば一致した時に低電位とす
ると、トランジスタ６は開かれず、不一致の時に高電位
とするとトランジスタ６は開かれ、検索結果出力線１７
の電位が低下する。なお、第１図の連想メモリセルをア
レイ状に配置し、同一ワードを構成する連想メモリセル
の検索結果出力線を共通に結線したとき、図中の電流供
給用のデプレツシヨン形ＭＩＳトランジスタ３を共通化
することもできる。
即ち、１本の検索結果．出力共通線につき１個の電流供
給用デプレツシヨン形■Ｓトランジスタを設ければよい
。以下、第１図に示した連想メモリセルとＭＩＳトラン
ジスタ回路を適用して本発明の一実施例を説明するが、
連想メモリセルとしてこれに限定され−るものでないこ
とはいうまでもない。
給用デプレツシヨン形■Ｓトランジスタを設ければよい
。以下、第１図に示した連想メモリセルとＭＩＳトラン
ジスタ回路を適用して本発明の一実施例を説明するが、
連想メモリセルとしてこれに限定され−るものでないこ
とはいうまでもない。
第２図は本発明の一実施例を示し、第１図に示した連想
メモリセルと１ワードについて２つの差動形のレベル検
出回路を用いて構成した２ワード×３ビット構成の連想
メモリ装置である。
メモリセルと１ワードについて２つの差動形のレベル検
出回路を用いて構成した２ワード×３ビット構成の連想
メモリ装置である。
第２図において、１８〜２３は第１図に示した連想メモ
リセルから、電流供給用のデプレツシヨン形ＭＩＳトラ
ンジスタ３を同一ワードで共通化して除いた連想メモリ
セルであり、２４，２５はそれぞれ共通化された電流供
給用のデプレツシヨン形ＭＩＳトランジスタ１である。
第２図において、連想メモリセル１８〜２３内に、連想
メモリセルの一部の回路を示しているが、これと第１図
との対応は、ノ第１図のＭＩＳトランジスタ６、検索結
果線１６、検索結果出力線１７のそれぞれが、例えば第
２図の連想メモリセル１８内の６，１６，１７に対応す
る。第２図において、２６，２７はそれぞれ同一ワード
を構成する３つの連想メモリセルの検索・結果出力線を
共通に結線した検索結果出力共通線であり、２８，２９
は連想メモリセル１８，１９，２０で構成されたワード
に対するレベル検出回路であり、３０，３１は連想メモ
リセル２１，２２，２３で構成されたワードに対するレ
ベル検゛出回路である。３２はレベル検出回路２８，３
０へ第１の参照用のレベルを供給する第１の参照用レベ
ル供給線であり、３３はレベル検出回路２９，３１へ第
２の参照用レベルを供給する第２の参照用レベル供給線
であり、３４，３５はそれぞれレベル検出回路２８，２
９からの出力端子であり、３６，３７はそれぞれレベル
検出回路３０，３１からの出力端子である。
リセルから、電流供給用のデプレツシヨン形ＭＩＳトラ
ンジスタ３を同一ワードで共通化して除いた連想メモリ
セルであり、２４，２５はそれぞれ共通化された電流供
給用のデプレツシヨン形ＭＩＳトランジスタ１である。
第２図において、連想メモリセル１８〜２３内に、連想
メモリセルの一部の回路を示しているが、これと第１図
との対応は、ノ第１図のＭＩＳトランジスタ６、検索結
果線１６、検索結果出力線１７のそれぞれが、例えば第
２図の連想メモリセル１８内の６，１６，１７に対応す
る。第２図において、２６，２７はそれぞれ同一ワード
を構成する３つの連想メモリセルの検索・結果出力線を
共通に結線した検索結果出力共通線であり、２８，２９
は連想メモリセル１８，１９，２０で構成されたワード
に対するレベル検出回路であり、３０，３１は連想メモ
リセル２１，２２，２３で構成されたワードに対するレ
ベル検゛出回路である。３２はレベル検出回路２８，３
０へ第１の参照用のレベルを供給する第１の参照用レベ
ル供給線であり、３３はレベル検出回路２９，３１へ第
２の参照用レベルを供給する第２の参照用レベル供給線
であり、３４，３５はそれぞれレベル検出回路２８，２
９からの出力端子であり、３６，３７はそれぞれレベル
検出回路３０，３１からの出力端子である。
以下、動作を説明するが、こ）では第２図の連想メモリ
セル１８〜２３は、それぞれの記憶データと対応する検
索データとが一致しているとき、第１図の検索結果線１
６に対応する部分が低電位となり、不一致のとき高電位
になるとして説明を行う。
セル１８〜２３は、それぞれの記憶データと対応する検
索データとが一致しているとき、第１図の検索結果線１
６に対応する部分が低電位となり、不一致のとき高電位
になるとして説明を行う。
本連想メモリセルを用いてこの逆の機能をも実現するこ
とができるが、この逆の場合も以下の説明と同様に説明
することができる。今、１つのワード、例えば連想メモ
リセル１８，１９，２０からなるワードに着目して説明
を行う。
とができるが、この逆の場合も以下の説明と同様に説明
することができる。今、１つのワード、例えば連想メモ
リセル１８，１９，２０からなるワードに着目して説明
を行う。
これらの説明はいずれのワードに対しても同様に説明で
きる。１ワードのうち、すべての検索データと記憶デー
タとが完全に一致している場合、電流供給用ＭＩＳトラ
ンジスタ２４によつて検索結果出力共通線２６に供給さ
れる電荷は、いずれの連想メモリセルによつても引き抜
かれることがなく、検索結果出力共通線２６は高電位に
チヤージアップされる。
きる。１ワードのうち、すべての検索データと記憶デー
タとが完全に一致している場合、電流供給用ＭＩＳトラ
ンジスタ２４によつて検索結果出力共通線２６に供給さ
れる電荷は、いずれの連想メモリセルによつても引き抜
かれることがなく、検索結果出力共通線２６は高電位に
チヤージアップされる。
以下、この高電位を■。とする。これに対して、検索デ
ータと記憶データの不一致ビットが１つ存在すると、不
一致ビットの位置にか）わりなく、不一致ビットに対応
する１つの連想メモリセル内の第１図の６に対応するＭ
ＩＳトランジスタがオン状態となり、検索結果出力共通
線２６と接地間に１つのある有限の抵抗値をもつ電流通
路が形成され、検索結果出力共通線２６の電位はＶ。よ
り低下する。この電位をＶＯ−ΔＶ１とする。さらに、
２つの不一致ビットが存在すると、ある有限の抵抗値を
もつ２つの電流通路が検索結果出力共通線２６と接地間
に形成され、検索結果出力共通線２６の電位はＶ。−Δ
Ｖ１よりさらに低下する。この電位を■。−ΔＶ１−Δ
■２とする。なお、これらの場合、検索結果出力共通線
２６は他のワードの検索結果出力共通線と直流的な電流
通路をもつておらず、他のワードの検索結果出力共通線
の電位との相互干渉は起らない。また、こ）で、ΔＶｌ
，ΔＶ２の値は電流供給用ＭＩＳトランジスタ２４と連
想メモリセル内の第１図中の６に対応する電流引き抜き
用ＭＩＳトランジスタの電流駆動能力の関係によつて決
定されるが、通常、数百７ｎ．ｖ以上にとることが可能
である。今、いずれか一方の参照用レベル供給線にＶ。
とＶＯ−Δ■１との中間電位を与え、他方の参照用レベ
ル供給線にＶ。−ΔＶ１とＶＯ−ΔＶ１−Δ■２との中
間電位を与える。こ）では、第１の参照用レベル供給線
３２にＶ。とＶ。一ΔＶ１との中間電位を与え、第２の
参照用レベル供給線３３に■。−ΔＶ１とＶ。−ΔＶ１
−ΔＶ２との中間電位を与えるとする。このとき、レベ
ル検出回路２８の出力により、検索結果出力共通線２６
の電位がＶ。であるか、あるいはＶ。−ΔＶ１以下であ
るかを判別することができ、また、レベル検出回路２９
の出力により、検索結果出力共通線２６の電位が■。−
Δ■１以上であるか、あるいはＶＯ−ΔＶ１−ΔＶ２以
下であるかを判別することができる。すなわち、レベル
検出回路２８の出力から、検索データと記憶データが一
致しているか、あるいは不一致であるかを判別でき、ま
た、レベル検出回路２９の出力から検索データと記憶デ
ータのハミング距離が１以下であるか、２以上であるか
を判別することができる。このように、１つのワードに
対応する２つのレベル検出回路の出力から、検索データ
と一致している記憶データか、あるいはハミング距離が
１の記憶データか、あるいは、ハミング距離が１以下の
記憶データか、あるいは、ハミング距離が１以上の記憶
データか、あるいは、ハミング距離が２以上の記憶デー
タのいずれかを含むワードを選択し、出力することが可
能となる。なお、検索動作において、マスクされている
ビットに関しては、対応する連想メモリセルを検索デー
タと記憶データとが一致している状態にしておけばよい
。すなわち、第１図において、検索データ線１３，１４
をともに低電位にしておけばよい。また、レベル検出回
路については、現在■Ｓトランジスタ回路の１つである
シリコンＭＯＳトランジスタ回路において、検出感度限
界、数十ＴｒＬＶが達成されており、本実施例が正常に
動作することは明らかである。本実施例では、１ワード
につき２つの差動形レベル検出回路を用いた例を示した
が、多値識別可能なレベル検出回路を用いたり、あるい
は、参照用レベルを変化させたり、２つの参照用レベル
を切り換えて１つのレベル検出回路を時分割的に用いた
りして構成することも容易である。
ータと記憶データの不一致ビットが１つ存在すると、不
一致ビットの位置にか）わりなく、不一致ビットに対応
する１つの連想メモリセル内の第１図の６に対応するＭ
ＩＳトランジスタがオン状態となり、検索結果出力共通
線２６と接地間に１つのある有限の抵抗値をもつ電流通
路が形成され、検索結果出力共通線２６の電位はＶ。よ
り低下する。この電位をＶＯ−ΔＶ１とする。さらに、
２つの不一致ビットが存在すると、ある有限の抵抗値を
もつ２つの電流通路が検索結果出力共通線２６と接地間
に形成され、検索結果出力共通線２６の電位はＶ。−Δ
Ｖ１よりさらに低下する。この電位を■。−ΔＶ１−Δ
■２とする。なお、これらの場合、検索結果出力共通線
２６は他のワードの検索結果出力共通線と直流的な電流
通路をもつておらず、他のワードの検索結果出力共通線
の電位との相互干渉は起らない。また、こ）で、ΔＶｌ
，ΔＶ２の値は電流供給用ＭＩＳトランジスタ２４と連
想メモリセル内の第１図中の６に対応する電流引き抜き
用ＭＩＳトランジスタの電流駆動能力の関係によつて決
定されるが、通常、数百７ｎ．ｖ以上にとることが可能
である。今、いずれか一方の参照用レベル供給線にＶ。
とＶＯ−Δ■１との中間電位を与え、他方の参照用レベ
ル供給線にＶ。−ΔＶ１とＶＯ−ΔＶ１−Δ■２との中
間電位を与える。こ）では、第１の参照用レベル供給線
３２にＶ。とＶ。一ΔＶ１との中間電位を与え、第２の
参照用レベル供給線３３に■。−ΔＶ１とＶ。−ΔＶ１
−ΔＶ２との中間電位を与えるとする。このとき、レベ
ル検出回路２８の出力により、検索結果出力共通線２６
の電位がＶ。であるか、あるいはＶ。−ΔＶ１以下であ
るかを判別することができ、また、レベル検出回路２９
の出力により、検索結果出力共通線２６の電位が■。−
Δ■１以上であるか、あるいはＶＯ−ΔＶ１−ΔＶ２以
下であるかを判別することができる。すなわち、レベル
検出回路２８の出力から、検索データと記憶データが一
致しているか、あるいは不一致であるかを判別でき、ま
た、レベル検出回路２９の出力から検索データと記憶デ
ータのハミング距離が１以下であるか、２以上であるか
を判別することができる。このように、１つのワードに
対応する２つのレベル検出回路の出力から、検索データ
と一致している記憶データか、あるいはハミング距離が
１の記憶データか、あるいは、ハミング距離が１以下の
記憶データか、あるいは、ハミング距離が１以上の記憶
データか、あるいは、ハミング距離が２以上の記憶デー
タのいずれかを含むワードを選択し、出力することが可
能となる。なお、検索動作において、マスクされている
ビットに関しては、対応する連想メモリセルを検索デー
タと記憶データとが一致している状態にしておけばよい
。すなわち、第１図において、検索データ線１３，１４
をともに低電位にしておけばよい。また、レベル検出回
路については、現在■Ｓトランジスタ回路の１つである
シリコンＭＯＳトランジスタ回路において、検出感度限
界、数十ＴｒＬＶが達成されており、本実施例が正常に
動作することは明らかである。本実施例では、１ワード
につき２つの差動形レベル検出回路を用いた例を示した
が、多値識別可能なレベル検出回路を用いたり、あるい
は、参照用レベルを変化させたり、２つの参照用レベル
を切り換えて１つのレベル検出回路を時分割的に用いた
りして構成することも容易である。
またより多くのレベル検出回路を参照用レベルを用いる
ことにより、識別可能なハミング距離を２以上とするこ
とも容易である。さらに本実施例では、参照用レベル共
給線は各ワードで共通に用いているが、これは各ワード
毎で異なる参照用レベル共給線を用いてもよい。以上説
明したように、検索データと完全には一）致していない
、検索データとハミング距離によつて関連づけられた記
憶データをも出力する機能を有した連想メモリを構成す
るには、従来、一致判定機能だけをもつ単純な連想メモ
リセルにさらに数個の論理ゲートを付加した連想メモリ
セルを用５いなければならなかつたが、本発明では、一
致判定機能だけをもつ単純な連想メモリセルと１ワード
につき１個あるいは複数個のレベル検出回路を用いるこ
とによつて構成できた）め、以下に示す利点が生ずる。
ことにより、識別可能なハミング距離を２以上とするこ
とも容易である。さらに本実施例では、参照用レベル共
給線は各ワードで共通に用いているが、これは各ワード
毎で異なる参照用レベル共給線を用いてもよい。以上説
明したように、検索データと完全には一）致していない
、検索データとハミング距離によつて関連づけられた記
憶データをも出力する機能を有した連想メモリを構成す
るには、従来、一致判定機能だけをもつ単純な連想メモ
リセルにさらに数個の論理ゲートを付加した連想メモリ
セルを用５いなければならなかつたが、本発明では、一
致判定機能だけをもつ単純な連想メモリセルと１ワード
につき１個あるいは複数個のレベル検出回路を用いるこ
とによつて構成できた）め、以下に示す利点が生ずる。
θ（１）記憶容量１ビットあたりに必要な金物量が飛躍
的に減少しており、同一金物量でより大容量の連想メモ
リを構成することができる。
的に減少しており、同一金物量でより大容量の連想メモ
リを構成することができる。
（２）記憶容量１ビットあたりの消費電力が飛躍的に減
少しており、同一消費電力でより大容量の連想メモリを
構成することができる。
少しており、同一消費電力でより大容量の連想メモリを
構成することができる。
（３）１ワードを構成するビット数が増加した場合も、
検索結果出力に要する時間の増加が少く、高速動作が期
待できる。
検索結果出力に要する時間の増加が少く、高速動作が期
待できる。
第１図は本発明の連想メモリ装置に用いて好適な連想メ
モリセルの一例を示す図、第２図は本発明の一実施例を
示す図である。 １７・・・・・・検索結果出力線、１８〜２３・・・・
・・連想メモリセル、２４および２５・・・・・・電流
供給用デプレツシヨン形■Ｓトランジスタ、２６および
２７・・・・・検索結果出力共通線、２８〜３１・・・
・・ルベル検出回路、３２および３３・・・・・参照用
レベル供給線。
モリセルの一例を示す図、第２図は本発明の一実施例を
示す図である。 １７・・・・・・検索結果出力線、１８〜２３・・・・
・・連想メモリセル、２４および２５・・・・・・電流
供給用デプレツシヨン形■Ｓトランジスタ、２６および
２７・・・・・検索結果出力共通線、２８〜３１・・・
・・ルベル検出回路、３２および３３・・・・・参照用
レベル供給線。
Claims (1)
- １ 記憶データと検索データとの一致、不一致の検索結
果を出力する検索結果出力線を有する連想メモリセルを
アレイ状に配置し、同一ワードを構成する連想メモリセ
ルの検索結果出力線を共通に結線して同一ワード中で記
憶データと検索データとが一致していないビットの数に
よつてその電気的信号のレベルが変化する検索結果出力
共通線となし、各ワードに対応した検索結果共通出力線
の電気的信号レベルと、設定した１あるいは複数種類の
参照用の電気的信号レベルとの大小関係を判別して検索
を行なうことを特徴とする連想メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14791079A JPS6045506B2 (ja) | 1979-11-15 | 1979-11-15 | 連想メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14791079A JPS6045506B2 (ja) | 1979-11-15 | 1979-11-15 | 連想メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5671886A JPS5671886A (en) | 1981-06-15 |
| JPS6045506B2 true JPS6045506B2 (ja) | 1985-10-09 |
Family
ID=15440872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14791079A Expired JPS6045506B2 (ja) | 1979-11-15 | 1979-11-15 | 連想メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6045506B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3138993A1 (de) * | 1981-09-30 | 1983-04-14 | Siemens AG, 1000 Berlin und 8000 München | Speicherzelle, assoziativspeicher und verfahren zu deren betrieb |
| US5455784A (en) * | 1993-08-09 | 1995-10-03 | Nec Corporation | Associative memory device with small memory cells selectively storing data bits and don't care bits |
-
1979
- 1979-11-15 JP JP14791079A patent/JPS6045506B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5671886A (en) | 1981-06-15 |
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