JPS63217749A

JPS63217749A - パタ−ン検出回路

Info

Publication number: JPS63217749A
Application number: JP62051281A
Authority: JP
Inventors: Hiroshi Ohata; 裕志大畑
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-03-05
Filing date: 1987-03-05
Publication date: 1988-09-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、データ伝送回路におけるパターン検出回路に
関し、特に、所定の誤り率を許したうえでパターン検出
を行なうパターン検出回路に関する。

［従来の技術］従来、データ伝送の分野では、伝送ラインのデータを対
象として、所定のデータを検出するためにパターン検出
回路を使用していた。このパターン検出回路は、データ
伝送回路内に設けられ、シリアル伝送されるデータにつ
いてパターン検出を行なうものであり、一般に所定の誤
り率を許容してパターンの検出をするものであった。

第２図は、従来のパターン検出回路のブロック図である
。

同図において、ｌはシリアルデータを入力する入力端子
、２はシフトレジスタからなるシリアル・パラレル変換
部である。３は一連のスイッチ素子からなるパターン設
定部、４はエクスキュルスイブ・オア回路からなるパタ
ーン比較部（Ｅ　Ｘ−０Ｒ）、５は一連のスイッチ素子
からなるマスク設定部、６はアント回路からなるマスク
部、７はアドレスデータに対応したビット誤り数を出力
する読み出し専用メモリ（以下、ＲＯＭという。）から
なるビット数検出部である。８は一連のスイッチ素子か
らなるビット誤り数設定部、９はコンパレータからなる
スレッショルド検出部、１０は所定の誤り率の範囲内で
ある場合に、パターン検出信号が出力される出力端子で
ある。

上記構成において、入力端子１から入力されたシリアル
データは、シリアル・パラレル変換部２によってパラレ
ルデータに変換される。パターン設定部３は一連のスイ
ッチからなり、このスイッチによって検出すべきパター
ンを設定しておく。

パターン比較部４はシリアル・パラレル変換部２のパラ
レルデータとパターン設定部３のデータを入力し、その
エクスキュルスイフ・オアの論理演算を行なう。この結
果、設定されたパターンと一致しないビットが論理「１
」として出力される。

以下、この一致しないビットのことをヒツト誤りと呼ぶ
。

このビット誤りの数を算出する前に、パターン検出の対
象となるパラレルデータの範囲を限定するため、マスク
パターンとの論理積を求める。マスクパターンは、パタ
ーン設定部３と同様にしてマスク設定部５に設定する。

そして、マスク部６において上記パターン比較部４の出
力との論理積を？寅算する。

ＲＯＭ７には、各アドレスデータに対応するビット誤り
数を記憶させである。そして、このＲＯＭ７のアドレス
データとしてマスク部６の出力を接続する。これにより
、ＲＯＭ７の読み出しデータが二進数で表現されたビッ
ト誤り数となる。

誤り数設定部８には、二進数で表現した誤り数を設定し
ておき、コンパレータ９によってＲＯＭ７のビツト誤り
数との比較を行なう。そして、所定の誤り率の範囲内で
あれはパターン検出信号を出力する。すなわち、スレッ
ショルド検出とする。

このように、従来のパターン検出回路は、シリアル・パ
ラレル変換部によってシリアルデータをパラレルデータ
に変換したのち、パターン比較部、マスク部、スレッシ
ョルド検出部によってパターン検出を行なっていた。

［解決すべき問題点］上述した従来のパターン検出回路は、ディスクリートて
回路が構成されていたため、部品数が多くなるとともに
、回路構成も複雑となり、その結果、実装効率も悪くな
るという問題点があった。

本発明は、上記問題点にかんがみてなされたもので、回
路構成が簡易で、かつ実装効率の良いパターン検出回路
の提供を目的とする。

［問題点の解決手段］上記目的を達成するため、本発明のパターン検出回路は
、入力パラレルデータ線に対して、複数段の読み出し専
用メモリを連結したパターン検出回路において、各読み
出し専用メモリは、一群のアドレスデータ線と、他の一
群のアドレスデータ線と、読み出し線とを備え、上記一
群のアドレスデータ線は前段の読み出し専用メモリの読
み出し線に接続し、上記他の一群のアドレスデータ線は
入力パラレルデータ線に接続した構成としである。

すなわち、かかる構成により、読み出し専用メモリ内に
、パターン比較部、マスク部、ビット誤り数加算部、お
よびスレッショルド検出部の機能を具備させている。

［実施例コ以下、図面にもとづいて本発明の詳細な説明する。なお
、従来例と共通または対応する部分については同一の符
号で表す。

第１図は、本発明の一実施例に係るパターン検出回路の
フロック図である。

同図において、ｌｌａ〜１１　ｎはＲＯＭによって構成
されるヒツト誤り数加算部である。各段のＲＯＭ］１ａ
−ｎには、アドレスデータに対応するビット誤り数が読
み出しデータとして記憶されている。そして、アドレス
データ線を上位部分と、下位部分とに部分し、一方を前
段のＲＯＭＩＩの読み出しデータ線に接続し、他方をシ
リアルパラレル変換部２のパラレルデータ線に接続して
いる。

また、最終段のＲＯＭ１１ｎは、ビット誤り数が所定値
以下の場合、パターン検出信号（ＤＥＴ）を出力する監
視情報線１２を有１ノでいる。

上記構成において、シリアルデータは入力端子１からシ
リアル・パラレル変換部２に入力され、パラレルデータ
に変換されて出力される。そして、パラレルデータはＲ
ＯＭ１１ａ〜ｌｌｎのアドレスデータの一部となる。一
方、各段のＲＯＭ１１ａ〜ｌｌｎの残りのアドレスデー
タには、それぞれ前段までのヒツト誤り数が入力される
。すなわち、各ＲＯＭ１１ａ〜ｌｌｎには、アドレスデ
ータとして前段までのビツト誤り数と、各段ごとのパラ
レルデータとが与えられる。そして、前段までのビット
誤り数に、各段におけるヒツト誤り数を加算して出力す
る。

最終段のＲＯＭ１１ｎは、全段におけるヒツト誤り数の
加算結果を出力するとともに、加算結果が許容されるビ
ット誤り数以下である場合は、パターン検出信号（ＤＥ
Ｔ）を出力する。

なお、本発明は上記実施例に限定されるものでなく、要
旨の範囲内における種々変形例を含むものである。例え
は、上述の実施例では、最終段のＲＯＭだけがパターン
検出信号の出力線を備えているが、この出力線はＲＯＭ
のデータとして１ビット余分に設けるたけであるので、
全段のＲＯＭを同しものとすることも可能である。また
、アドレスバスを共通にしたＲＯＭをもう一絹設置し、
チップセレクト信号によって複数のパターン検出を行な
うことも可能である。ざらに、ＲＯＭについては、ＥＰ
ＲＯＭなどを使用すれば、検出するパターンの変更も容
易となる。

［発明の効果］以上説明したように本発明は、予めＲＯＭに所定のデー
タを記憶させておくことにより、従来のディスクリート
の回路と比較して、回路構成が簡単になるとともに、実
装効率も改善されるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例に係るパターン検出回路のブ
ロック図、第２図は従来のパターン検出回路のブロック
図である。２ニジリアル・パラレル変換部１１ａ−１１ｎ：読み出し専用メモリ１２：監視情報線

Claims

【特許請求の範囲】

（１）入力パラレルデータ線に対して、複数段の読み出
し専用メモリを連結したパターン検出回路において、各
読み出し専用メモリは、一群のアドレスデータ線と、他
の一群のアドレスデータ線と、読み出し線とを備え、上
記一群のアドレスデータ線は前段の読み出し専用メモリ
の読み出し線に接続し、上記他の一群のアドレスデータ
線は入力パラレルデータ線に接続したことを特徴とする
パターン検出回路。
（２）前記入力パラレルデータ線が、シリアルデータを
パラレルデータに変換するシリアル・パラレル変換部の
出力線である特許請求の範囲第１項記載のパターン検出
回路。
（３）前記読み出し専用メモリの読み出し線の一部が、
少なくとも最終段の読み出し専用メモリについては、他
の読み出し線のデータの監視情報を出力する監視情報線
である特許請求の範囲第１または２項記載のパターン検
出回路。