SU1200341A1

SU1200341A1 - Запоминающее устройство с многоформатным доступом к данным

Info

Publication number: SU1200341A1
Application number: SU843755426A
Authority: SU
Inventors: Valerij V Kaverznev; Evgenij A Metlitskij
Original assignee: Le Elektrotekh Inst
Priority date: 1984-06-12
Filing date: 1984-06-12
Publication date: 1985-12-23

Description

Изобретение относится к области вычислительной техники, в частности к разделу запоминающих устройств, и может быть использовано в вычислительных системах с параллельной обработкой информации, а также в полутоновых и графических растровых дисплеях в качестве регенерационной памяти.

Целью изобретения является расширение функциональных возможностей устройства за счет обеспечения дополнительных форматов доступа.

На фиг. 1 изображена структурная схема предложенного устройства; на фиг. 2 — пример соединения входов микросхем памяти.

Устройство содержит регистр 1 сигналов обращения, микросхемы 2 памяти, входящие в блок 3 памяти, первую группу мультиплексоров 4, блок 5 сдвига данных, элемент И 6, преобразователь 7 кодов, сумматор 8 по модулю два, счетчики 9, группу сумматоров 10 по модулю два, регистр И ацреса, вторую группу мультиплексоров 12, регистр 13 сигналов смещения с входами 14 и третью группу мультиплексоров 15.

Блок 3 памяти разделен на секции, каждой из которой соответствует адресный блок 16, содержащий счетчик 9 и сумматор 10 по модулю два.

На фиг. 2 показано соединение входов 17о—17з, 18о—18з, 19о—19з, 2Оо—20з микросхем 2оооо—2] ж памяти соответственно с адресными входами 21 и 22 блоков 3 памяти для случая, когда блок 3 памяти содержит, например, шестнадцать микросхем 2 памяти. Если в разрядах двоичного номера микросхемы 2оооо—2пи есть единицы, то соответствующие входы 17—20 подключаются к соответствующим разрядам входов 22, другие входы 17—20 подключаются к соответствующим разрядам входов 21. Емкость памяти каждой микросхемы 2 равна 2^Р, где Р=2К, и К= 1,2,3,.... Число М=2^Р микросхем 2 памяти в блоке 3 памяти соответствует числу элементов запоминаемой матрицы, которые необходимо выбирать одновременно.

Элементы запоминаемой матрицы размещаются в микросхемах 2 памяти таким образом, чтобы все предназначенные для выборки за один цикл элементы запоминаемой матрицы хранились в разных микро_:схемах 2 памяти.

Соответствие между элементами запоминаемой матрицы и номерами микросхем 2 памяти показано в таблице, например для шестнадцати микросхем 2 в блоке 3.

Предложенное устройство работает следующим образом.

Каждый элемент с координатами А, В запоминаемой матрицы хранится в микросхеме 2 блока 3 (фиг. 1), номер которой определяется суммой Асиещ В, где Асмещ — код, смещенный на Р/2 разрядов циклически.

. Адрес внутри микросхемы 2 определяется кодом Асмещ, т. е. все элементы запоминаемой матрицы, расположенные, например, в первой строке, хранятся по адресу Асмещ.

По входам 21 подается адрес выбираемой группы элементов. Значение кода адреса на входах 22 определяется суммой кода адреса на входе 21 и кода С типа обращения.

Преобразователь 7 реализует преобразование десятичного кода смещения в двоичный код. Мультиплексоры 15 реализуют,диадный сдвиг кода адреса.

Работу устройства рассмотрим на примере выборки смещенного квадратного фрагмента элементов запоминаемой матрицы для случая шестнадцати микросхем 2 в блоке 3 и значений кода Х=0111 адреса на входах 21, кода С=1100 типа обращения и кода смещения, равного десяти.

На выходе преобразователя 7 будет единичный позиционный код 0011, соответствующий коду смещения 10(2). Преобразованный мультиплексорами 15 кода смещения ООП теперь будет 1100. Так как нулевой разряд этого кода управляет прибавлениями «+1» к содержимому счетчика 9 нулевого блока 16, первый разряд — первого блока 16 и т. д., то в данном примере единицы прибавятся в счетчиках второго и -третьего блоков 16.

В нулевом и первом отдельных блоках 16 значения кодов на входах 21 и 22 будут соответственно 1101 и 1101 + 1100= =0001. В блоках 162 и Ι63 адреса на входах 21 и 22 будут соответственно 1110 и 0010.

Так как нижние две строки смещенного фрагмента входят в квадрат с адресом 1011 на входах 21, то при выборке этого фрагмента коды адреса на входах 21 и 22 должны быть соответственно следующие: 1011 и 0010, так как А=1011, Асмещ=1110, Асмещ+С= 1110+1100=0010.

Поскольку эти адреса соответствуют адресам, выработанным для второй и третьей секции блока 3 памяти, то выберутся все адреса смещенного фрагмента.

1200341

3

4

								Номер столбца							Код адреса
0	0	1	2	3	4	5	6	7	8	9	10	11	12	13	14	15	X
0	0	1	2	3	4	5	6	7	8	9	10	11	12	13	14	15	0000
1	4	5	6	7	0	1	2	3	12	13	14	15	8	9	10	11	0100
2	8	9	10	11	12	13	14	15	0	1	2	3	4	5	6	7	1000
3	12	13	14	15	8	9	10	11	4	5	6	7	0	1	2	3	1100
4	1	0	3	2	5	4	7	6	9	8	11	10	13	12	15	1	0001
5	5	4	7	6	1	0	3	2	13	12	15	14	9	8	11	10	0101
6	9	8	11	10	13	12	15	14	1	0	3	2	5	4	7	6	1001
7	13	12	15	14	9	8	11	10	5	4	7	6	1	0	3	2	1 101
8	2	3	0	1	6	7	4	5	10	11	8	9	14	15	12	13	0010
9	6	7	4	5	2	3	0	1	14	15	12	13	10	11	8	9	01 10
10	10	11	8	9	14	15	12	13	2	3	0	1	6	7	4	5	1010
11	14	15	12	13	10	1 1	8	9	6	7	4	5	2	3	0	1	1 110
12	3	2	1	0	7	6	5	4	11	10	9	8	15	14	13	12	0011
13	7	6	5	4	3	2	1	0	15	14	13	12	11	10	9	. 8	0111
14	11	10	9	8	15	14	13	12	3	2	1	0	7	8	5	4	101 1
15	15	14	13	12	11	10	9	8	7	6	5^	4	3	2	1	0	1111

. Рассмотрим теперь работу мультиплексора 4 и блока 5. Необходимо обеспечить, чтобы для данного формата обращения определенным разрядам данных соответствовали определенные клетки выбираемого фор- 45 мата. Для квадратных фрагментов это соответствие следующее: элементы формата, перечисленные по порядку слева направо, сверху вниз соответствуют разрядам данных 0={§2-ι,β2-2,.·.,&))· Из таблицы распределения видно, что порядок элементов данных ⁵⁰при выборке избранного фрагмента должен быть следующий: 5,4,7,6,1,0,3,2,14,15,12,13,10. 11,8,9.

Так как обращение не по столбцам, то первый ярус мультиплексоров 4, приводящий порядок данных к диадному, не включается и не изменяет порядок данных. Первый

и второй ярусы диадных перестановок разделены, например, на четыре секции, каждая из которых управляется своим кодом. Для нулевой секции и первой секции этот код будет «01», а для второй и третьей будет «10».

После преобразования мультиплексорами 4 информация на их выходах будет в следующем порядке (см. таблицу): 1,0,3,2,5,4, 7,6,10,11,8,9,14,15,12,13.

Следующие два яруса мультиплексоров 4 управляются кодом «11», в результате чего информация будет расположена в следующем порядке: 14,15,12,13,10,11,8,9,5,4,7,6,1,0, 3,2.

Блок 5 осуществляет циклический сдвиг по четыре разряда влево. Он осуществляет сдвиги в зависимости от количества единиц в управляющем коде. В рассматриваемом

1200341

примере в управляющем коде две единицы (ООП). После сдвига на восемь позиций порядок элементов данных примет вид:

5,4,7,6,1,0,3,2,14,15,12,13,10,11,8,9. Этот поря док соответствует приведенному в выделенном фрагменте таблицы.

фиг /

Claims

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С МНОГОФОРМАТНЫМ ДОСТУПОМ К ДАННЫМ, содержащее регистр сигналов обращения, регистр адреса, сумматор по модулю два, элемент И, группы мультиплексоров и блок памяти, причем выходы регистра сигналов обращения соединены с входами элемента И, а один из выходов регистра сигналов обращения — с одними из входов сумматора по модулю два, выход элемента И подключен к одним из управляющих входов мультиплексоров первой группы и управляющим входам мультиплексоров второй группы, одни из выходов которых соединены с другими входами сумматора по модулю два, выходы регистра адреса подключены к входам мультиплексоров второй группы, а одни из выходов регистра адреса — к другим управляющим входам мультиплексоров первой группы, отличающееся тем, что, с целью расширения области применения устройства за счет

обеспечения дополнительных форматов досту.па к данным, в него введены третья группа мультиплексоров, преобразователь кодов, регистр сигналов смещения, блок сдвига данных, счетчики и группа сумматоров по модулю два, причем выходы регистра сигналов смещения соединены с входами преобразователя кодов, выходы которого подключены к входам мультиплексоров третьей группы и управляющим входам блока сдвига данных, информационные входы которого соединены с выходами мультиплексоров первой группы, одни из входов которых подключены к информационным выходам блока

памяти, другие выходы мультиплексоров второй группы соединены с управляющими входами мультиплексоров третьей группы и управляющими входами счетчиков, счетные вхо ды которых подключены к выходам мультиплексоров третьей группы, выходы каждого из счетчиков соединены с одними из входов соответствующего сумматора по моду лю два группы, одними из адресных входов первой группы блока памяти и другими входами мультиплексоров первой группы, другие входы сумматоров по модулю два группы подключены к другим выходам регистра сигналов обращения, а выходы — к одним из адресных входов второй группы блока памяти, другие адресные входы первой и второй групп которого соединены соответственно с одними из выходов мультиплексоров второй группы и с выходами сумматора по модулю два.

зи „,1200341

>

1200341

1