JPH0526235B2

JPH0526235B2 -

Info

Publication number: JPH0526235B2
Application number: JP57061075A
Authority: JP
Inventors: Susumu Tsuhara; Tetsuo Machida; Kuniaki Tabata; Yasuyuki Okada
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1982-04-14
Filing date: 1982-04-14
Publication date: 1993-04-15
Also published as: JPS58178470A

Description

【発明の詳細な説明】本発明は、計算機のメモリ制御装置に係り、特
に罫線、斜線（実線、破線、一点鎖線等）の発生
やシエーデイング（任意模様による矩形領域の塗
りつぶし）などの図形処理や、画像の切出・合
成、変換（白黒反転、画像間論理和・論理積、鏡
像発生）などの画像処理を高速に行なうのに好適
なメモリ制御装置に関する。

本発明者らは先に「メモリ制御装置」（特願昭
56−101238）を発明したが、この装置は、文書編
集上不可欠な上記の多様な処理のうちの画像の切
出・合成等の処理しか行なえず、その用途が限定
されるという欠点があつた。

本発明の目的は、この欠点を解消し、画像の切
出・合成処理はもちろんのこと、図形発生や、画
像変換も同一装置で高速に行ない得る汎用のメモ
リ制御装置を提供することにある。

上記目的を実現するための、本発明の１つの特
長は転送すべき有効データの横長さＷ、縦長さＮ
を、転送元と転送先とでそれぞれ独立に指定でき
るようにした（W₁，W₂；N₁，N₂）点にある。
また、本発明の他の特長は転送元データと転送先
データとの間で、論理和、論理積など指定された
各種の演算(C)を行なう、演算処理部を設けたこと
にある。更に、本発明の別の特長はデータ転送時
の主および副走査方向を指定できるようにした
（S₁，S₂）。ちなみに、本発明の実施例では転送元
データの主走査方向が正（左→右）で、副走査方
向が正（上→下）の時、S₁＝０とし、主走査方向
が正で副走査方向が逆（下→上）の時、S₁＝１と
してある。また主走査方向が逆（右→左）で副走
査方向が正の時、S₁＝２であり、主走査、副走査
ともその方向が逆の時S₁＝３としてある。転送先
も全く同様であり、S₂は０、１、２、３のいずれ
かの値をとる。

さらに、本発明の他の特長は転送先において、
アドレス・再スキツプの方向を指定できるように
した（J₂）ことにある。転送先では指定したW₂
語のデータ転送が終了するたびにアドレス指定長
（J₂）だけスキツプさせるが、さらに、指定した
N₁回のデータ転送が終了するたびに、アドレス
を再スキツプさせる。この再スキツプの方向を指
定するためのパラメータがJ₂であり、W₂語だけ
左へ再スキツプさせる時、J₂＝−１、０語だけ再
スキツプさせる時、J₂＝０、W₂語だけ右へ再ス
キツプさせる時J₂＝１である。

第１図は本発明によるデータ転送の説明図であ
り、１００は転送元のメモリエリア、１１０は転
送元の有効データの格納エリア、２００は転送先
のメモリエリア、２１０は転送先の有効データの
格納エリア、３００は演算部である。

また、この図における記号の意味はつぎの通り
である。

A₁：転送元有効データの格納先頭アドレス A₂：転送先有効データの格納先頭アドレス W₁：転送元有効データの横長さ W₂：転送先有効データの横長さ N₁：転送元有効データの縦長さ N₂：転送先有効データの縦長さ I₁：転送元アドレス・スキツプ長 I₂：転送先アドレス・スキツプ長 S₁：転送元有効データの走査方向 S₂：転送先有効データの走査方向 J₂：転送先アドレス・再スキツプの方向Ｃ：転送元データと転送先データとの間で行なう
演算の種別（Y₂＝“00”の時、Ｃ＝０；Y₂＝
“FF”の時、Ｃ＝１；Y₂＝X₁の時、Ｃ＝２；
Y₂＝X₂の時、Ｃ＝３；Y₂＝₁の時、Ｃ＝４、
Y₂＝₂の時、Ｃ＝５、Y₂＝X₁＋X₂の時、Ｃ
＝６；Y₂＝X₁X₂の時、Ｃ＝７；Y₂＝X₁・
X₂の時、Ｃ＝８）次に本発明によるメモリ１００，２００のアド
レス制御を第２図により説明する。簡単のため、
ここではS₁＝S₂＝０、W₁＜W₂、N₁＜N₂、J₂＝
１とする。A₁およびA₂を開始点として、転送元、
転送先、メモリ１００，２００のアドレスをそれ
ぞれ１ずつカウント・アツプする。転送元メモリ
エリア１００のアドレスがA₁＋W₁に達した時、
直ちにI₁だけスキツプさせるのでなく、サイクリ
ツクにA₁へ戻す。これを何回か繰り返し、転送
先メモリエリア２００のアドレスがA₂＋W₂に達
した時点で、メモリ１００のアドレスを次の有効
データの先頭（A₁＋W₁＋I₁）まで進める。この
とき転送先メモリエリア２００のアドレスも次の
有効データの先頭（A₂＋W₂＋I₂）までスキツプ
させる。以下同様の処理を繰り返し、指定された
N₁回の有効データ転送が終了した時（転送先ア
ドレスがA₂′に達した時）、転送元アドレスをA₁
に戻す。転送先では、J₂＝１であるから、アドレ
スをI₂だけ進めるのみにとどまらずさらにW₂だ
け進める（A₂″）。以下、同様の処理を、指定さ
れたN₂のデータ転送が終了するまで繰り返す。

第３図に、このようなパターン・リピート転送
による各種図形の発生例を示す。No.１〜８は、そ
れぞれ、横実線（群）、横破線（群）、縦実線
（群）、縦破線（群）、格子（マス目）、任意模様に
よるシエーデイング（塗りつぶし）、右下がり斜
線（群）、左下がり斜線（群）の発生例である。

また第４図は、画像変換の代表例である。簡単
のため、同図の例ではW₁＝W₂、N₁＝N₂、S₁＝
０、J₂＝０とした。

この図からも明らかなように、本発明によれば
従来の切出・合成処理（Y₂＝X₁：Ｃ＝２）の他
に、転送元データの白黒反転画像（Y₂＝₁：Ｃ
＝４）、論理和画像（Y₂＝X₁＋X₂：Ｃ＝６）、排
他的論理和画像（Y₂＝X₁X₂：Ｃ＝７）、論理
積画像（Y₂＝X₁・X₂：Ｃ＝38）などが得られ
る。これらの他にも白による塗りつぶし（Y₂＝
“00”：Ｃ＝０）、黒による塗りつぶし（Y₂＝
“FF”：Ｃ＝１）が可能であることは言うまでも
ない。走査方向を変えれば、転送元原画像データ
の上下対称画像（S₂＝01）、左右対称画像（S₂＝
10）、点対称画像（S₂＝11）など、各種の鏡像を
得ることもできる。

以下、本発明の一実施例を第５図により説明す
る。

図中、破線で囲んだ部分２０００が本発明の主
要部を構成するメモリ制御装置である。このメモ
リ制御装置は、中央処理装置（CPU）１０００
と、メモリ３０００との間に接続され、中央処理
装置１０００とは、アドレス・バス１５、デー
タ・バス１０、コントロール・バス５、によつて
接続される。

メモリ制御装置２０００は、コントロール部２
１００、アドレス制御部２３００、演算処理部２
８００、リード・ライト・スイツチ２４００、ア
ドレス・スイツチ２２００、リード・ライト・バ
ツフア２５００，２６００，２７００から成る。

アドレス・スイツチ２２００は、コントロール
部２１００から送られるモード信号３５がモード
１（メモリ３０００を中央処理装置１０００の主
記憶装置として用いるモード）を示している時
は、アドレス・バス１５から送られるデータを、
アドレス・データとしてメモリ３０００に送出す
る。モード信号３５がモード２（メモリ３０００
を、図形処理や画像処理用に用いるモード）を示
している時は、アドレス制御部２３００から送出
されるデータを、アドレス・データとしてメモリ
３０００に送出する。

リード・ライト・スイツチ２４００は、コント
ロール部２１００から送られるモード信号３５が
モード１を示している時は、コントロール・バス
５から送られるリード・ライト信号４５ａを、リ
ード・ライト・バツフア２５００に送出する。こ
の時、リード動作は、タイミング信号の第１周期
でメモリ３０００から、リード・ライト・バツフ
ア２５００にデータを取り込み、第２周期で、そ
のデータを、中央処理装置１０００に送る。ライ
ト動作はこの逆である。一方、モード信号３５が
モード２を示している時は、コントロール部２１
００から送られるリード・信号４５b₁を、リー
ド・ライト・バツフア２５００に送出する。この
時、リード信号４５b₁は同期信号４０の４周期ご
とにリード指示を発行する。すなわち、第１周期
に同期した上記信号４５b₁で、メモリ３０００か
らリード・ライト・バツフア２５００に転送元デ
ータを取り込み、第２周期の信号４５b₂に同期し
てメモリ３０００から、リード・ライト・バツフ
ア２６００に転送先データを取り込む。第３周期
の信号５０で演算処理部２８００に起動をかける
ことにより転送元データと転送先データとの間で
論理演算を行ない、結果をリード・バツフア２７
００に送出する。第４周期の信号４５b₄に同期し
て、リード・ライト・バツフア２７００の内容を
中央処理装置１０００に送るのではなく、再びメ
モリ３０００に送出する。これによつて、バス
５，１０，１５を経由することなく、メモリ３０
００と制御装置２０００との間でデータ転送を行
なうことが可能となる。

アドレス制御部２２００は、モード２の時、転
送元および転送先のアドレスを計算する。その詳
細な構成を第６図に示す。図中、２３０５，２３
１０，２３１５，２３２５，２３３０，２３３
５，２３４０，２３４５，２３５０，２３６０，
２３６５，２３７０，２３８０，…は、第１図に
示した各パラメータを収めるレジスタ、またはカ
ウンタであり、それぞれ、転送元アドレス・レジ
スタ２３３０、転送元アドレス・カウンタ２３２
５，２３３５、転送元アドレス・スキツプ長レジ
スタ２３１０、転送元有効データの横長さレジス
タ２３０５、転送元語数カウンタ２３４０、転送
元有効データの縦長さレジスタ２３５０、転送元
繰り返し回数カウンタ２３４５、転送元走査方向
レジスタ２３１５、転送先アドレス・カウンタ２
３７０，２３８０、転送先アドレススキツプ長レ
ジスタ２３９０、転送先有効データの横長さレジ
スタ２３８５、転送先語数カウンタ２３６０、転
送先繰り返し回数カウンタ２３６５、転送先走査
方向レジスタ２３９５、転送先アドレス再スキツ
プ・レジスタ２３９７である。これらは、データ
バス１０を介して中央処理装置１０００から送ら
れる初期データを、コントロール部２１００から
送られる初期セツト信号２０に同期して取り込
む。

アドレス・セレクタ２３５５は、同期信号４０
の奇数番目の周期で転送元アドレス・カウンタ２
３２５の内容を、偶数番目の周期で、転送先アド
レス・カウンタ２３８０の内容を、それぞれ選択
して、アドレス・スイツチ２２００に送る。さら
に、同期信号４０の４周期ごとに、アドレス・カ
ウンタ２３２５および２３８０の内容を、走査方
向レジスタ２３１５および２３９５の内容を参照
して、それぞれ１ずつカウント・アツプまたはカ
ウント・ダウンする。すなわち、主走査方向が正
（アドレスの上昇順）の時はカウント・アツプし、
逆（アドレスの下降順）の時はカウント・ダウン
する。語数カウンタ２３４０，２３６０は、アド
レス・カウンタ２３２５，２３８０のカウント・
アツプ又はカウント・ダウンと同期して、１ずつ
カウント・ダウンし、有効データの転送語数をカ
ウントする。転送元語数カウンタ２３４０の内容
が０となつた時、すなわち、転送元において、１
行分の有効データの転送を終了した時、語数カウ
ンタ２３４０は、語数レジスタ２３０５を受け取
りその内容を初期値W₁に再セツトした後アドレ
ス・カウンタ２３２５に信号を送出する。アドレ
ス・カウンタ２３２５は、この信号を受け取る
と、アドレス・カウンタ２３３５の内容を取り込
むことにより、転送元アドレスＡ１をセツトす
る。これにより、転送元アドレスをサイクリツク
に元へ戻すことが可能となる。転送先語数カウン
タ２３６０の内容が０となつた時、すなわち、転
送先において、１行分の有効データの転送を終了
した時、語数カウンタ２３６０は語数レジスタ２
３８５よりデータを受け取り、その内容を初期値
W₂に再セツトした後加算器２３２０，２３７５
および繰り返し回数カウンタ２３４５，２３６５
に信号を送る。加算器２３２０は、この信号を受
け取ると、走査方向レジスタ２３１５の内容を参
照して、副走査方向が正（アドレスの上昇順）の
時、アドレス・カウンタ２３３５の内容に、有効
データ長レジスタ２３０５の内容と、アドレス・
スキツプ長レジスタ２３１０の内容とを加算し、
結果をアドレス・カウンタ２３３５，２３２５に
送出する。副走査方向が逆（アドレスの下降順）
の時、アドレス・カウンタ２３３５の内容から、
有効データ長レジスタ２３０５の内容と、アドレ
ス・スキツプ長レジスタ２３１０の内容とを差し
引き、結果をアドレス・カウンタ２３３５，２３
２５に送出する。これにより、転送元アドレス
を、次の有効データの先頭へ位置付けることが可
能となる。加算器２３７５も同様に、この信号を
受け取ると、走査方向レジスタ２３９５の内容を
参照して、アドレス・カウンタ２３７０の内容
に、有効データ長レジスタ２３８５の内容と、ア
ドレス・スキツプ長レジスタ２３９０の内容とを
加算、もしくは、アドレス・カウンタ２３７０の
内容から、有効データ長レジスタ２３８５の内容
とアドレス・スキツプ長レジスタ２３９０の内容
とを差し引き、結果を、アドレス・カウンタ２３
７０，２３８０に送出する。繰り返し回数カウン
タ２３４５は、語数カウンタ２３６０からの信号
を受け取ると、その内容を１カウント・ダウンす
る。カウント・ダウンした結果、その内容が０と
なつた時、すなわち、転送元において、最終行の
有効データの転送を終了した時、レジスタ２３５
０よりデータを取り込み、その内容を初期値N₁
にセツトした後、アドレス・カウンタ２３２５，
２３３５および加算器２３７５に信号を送出す
る。アドレス・カウンタ２３２５，２３３５は、
この信号を受け取るとアドレス・レジスタ２３３
０よりデータを取り込み、その内容を初期値A₁
にセツトする。これにより、転送元において、そ
のアドレスを再び第１行目の有効データの先頭に
位置付けることが可能となる。また加算器２３７
５は繰り返し回数カウンタ２３４５からの信号を
受け取るとダブル・スキツプ・レジスタ２３９７
および走査方向レジスタ２３９５の内容を参照し
て、アドレス・カウンタ２３７０の内容に語数レ
ジスタ２３８５の内容を加算、もしくは、アドレ
ス・カウンタ２３７０の内容に０を加算、もしく
は、アドレス・カウンタ２３７０の内容から、語
数レジスタ２３８５の内容を差し引き、結果をア
ドレス・カウンタ２３７０，２３８０に送出す
る。

繰り返し回数カウンタ２３６５は、語数カウン
タ２３６０からの信号を受け取ると、その内容を
１カウント・ダウンする。カウント・ダウンした
結果、その内容が０となつた時、すなわち、転送
先において、最終行の有効データの転送を終了し
た時、終了信号３０をコントロール部２１００に
送出する。

コントロール部２１００の詳細を第７図に示
す。コントロール部２１００は、命令デコーダ２
１０５、リード・ライト要求発生部２１１０リー
ド・ライト信号発生部２１１５、演算種別レジス
タ２１２０、演算部起動パルス発生部２１２５、
同期信号発生部２１３０、終了割込発生部２１３
５から成る。

命令デコーダ２１０５は、中央処理装置１００
０から、コントロール・バス５を介して送られる
制御信号を解読し、その制御信号のモードを判定
しモード信号３５を発生する。これを、リード・
ライト要求発生部２１１０、リード・ライト信号
発生部２１１５、同期信号発生部２１３０、アド
レス・スイツチ２２００リード・ライト・スイツ
チ２４００に送出する。更に、モード２の時は、
制御信号をデコードし、初期セツト信号２０とし
て、演算種別レジスタ２１２０、アドレス制御部
２３００に送出する。

同期信号発生部２１３０は、命令デコーダ２１
０５から送られるモード信号３５と、中央処理装
置１０００からコントロール・バス５を介して送
られるタイミング信号２５とを受け取る。モード
２の時のみ、タイミング信号を分周し、それを同
期信号４０としてアドレス制御部２３００に送出
する。モード１の時は同期信号を発生しない。

リード・ライト信号発生部２１１５は、モード
２の時のみ、同期信号の第１周期で、リード信号
４５b₁をリード・ライト要求発生部２１１０と、
リード・ライト・スイツチ２４００へ送出、第２
周期では、リード信号４５b₂を、リード・ライ
ト・バツフア２６００へ送出する。さらに第３周
期では、信号を出さず、第４周期で、リード・ラ
イト・バツフア２７００へライト信号４５b₄を送
出する。

演算部起動パルス発生部２１２５は、モード２
の時のみ同期信号の第３周期で、演算部２８００
へ演算起動パルス５０を送出する。

リード・ライト要求発生部２１１０は、命令デ
コーダ２１０５からのモード信号３５を受け取
り、それがモード１を示している時は、コントロ
ール・バス５を介して中央処理装置１０００から
送られる制御信号を、リード・ライト要求信号５
５として、そのまま、一切加工せずにメモリ３０
００に送る。一方、モード信号３５がモード２を
示している時には、リード・ライト信号発生部２
１１５から送られる信号４５b₁を、リード・ライ
ト要求信号としてメモリ３０００に送る。

演算種別レジスタ２１２０は、第１図に示した
演算種別を指定するパラメータＣを収めるレジス
タであり、データ・バス１０を介して中央処理装
置１０００から送られるデータを、命令デコーダ
２１０５から送出される初期セツト信号２０に同
期して取り込む。上記パラメータＣを表わす信号
５２は演算処理部２８００に加えられる。終了割
込発生部２１３５は、アドレス制御部２３００か
ら送られる終了信号３０を受け、これを中央処理
装置１０００への割り込み信号３２に変換して、
コントロール・バス５へ送出する。さらに、同期
信号発生部２１３０へ信号を送り、同期信号４０
の発生動作を停止させる。

以上説明したごとく、本発明のメモリ制御装置
によれば、モード１の場合、中央処理装置１００
０とメモリ３０００との間では、通常の主記憶装
置の場合と全く同様に、すべての制御信号とデー
タとが、一切加工されずにやりとりされる。した
がつて、モード１では、メモリ３０００は、通常
の主記憶装置と同様の役割を果たす。

一方モード２では、メモリ３０００は最初リー
ド状態となり、そのアドレスは、転送元アドレ
ス・カウンタ２３２５の値が指示されるので、転
送元のデータがリード・ライト・バツフア２５０
０に取り込まれる。次の周期では、メモリ３００
０は同じリード状態で、アドレスとして転送先ア
ドレス・カウンタ２３８０の値が指示されるの
で、転送先のデータがリード・ライト・バツフア
２６００に取り込まれる。次の第３周期では、演
算部２８００に演算起動信号５０が送出されるの
で、転送元データと転送先データとの間で論理演
算が行なわれ、結果が、リード・ライト・バツフ
ア２７００に送出される。最後の第４周期では、
メモリ３０００はライト状態に切り替わり、アド
レスとして転送先アドレス・カウンタ２３８０の
値が指示されるので、リード・ライト・バツフア
２７００の内容（演算結果）が転送先に格納され
る。このように、メモリ３０００内のデータの取
り込み、データ間演算、演算結果の格納、が、各
種のバス５，１０，１５を使用することなく、高
速で実行される。

更に、転送元アドレス・カウンタ２３２５およ
び転送先アドレス・カウンタ２３８０の値は、同
期信号の４周期ごとに、１ずつカウント・アツプ
またはカウント・ダウンされるだけでなく、一定
のルールで、各々予め指定された値を加減算する
ので、第２図に示す不連続データのサイクリツク
転送が可能となる。その結果、第３図に示す各種
図形が高速に発生できる。また、演算処理部や走
査方向レジスタを設けたことにより、画像の切
出・合成はもちろんのこと、第４図に示す、画像
白黒反転、画像間論理和、論理積、鏡像（上下対
称、左右対称、点対称）作成など各種の画像変換
が高速に実行できる。

本発明のメモリ制御装置によつて、上記の図形
発生が画像変換を行なうには、次の手順による。

(1) 転送に必要な各パラメータ（転送元の先頭ア
ドレスA₁、転送先の先頭アドレスA₂、転送元
の有効データ長W₁、転送元の有効データ長
W₂、転送元の繰り返し回数N₁、転送先の繰り
返し回数N₂、転送先のアドレス・スキツプ長
I₁、転送先のアドレス・スキツプ長I₂、転送元
データの走行方向S₁、転送先データの走査方向
S₂、転送先のアドレス・再スキツプの方向J₂、
演算種別Ｃ）を指定する。指定の方法は、中央
処理装置１０００のレジスタに指定する値をセ
ツトし、その後、各パラメータ指定用の制御信
号をメモリ制御装置２０００に送る。コントロ
ール部２１００内の命令デコーダ２１０５は、
各制御信号を解読し、各対応した初期セツト信
号を発生する。これによつて、コントロール部
内のレジスタや、アドレス制御部内の各レジス
タまたはカウントに、それぞれ初期値がセツト
される。

(2) モード２のデータ転送の開始を指示する制御
信号を中央処理装置１０００から送出する。こ
れによつて、コントロール部２１００内の同期
信号発生部２１３０が動作を開始し、アドレス
制御部２３００へ同期信号４０を送出する。こ
の同期信号４０の４周期で、(i)転送元データの
リード（第１周期）、(ii)転送先データのリード
（第２周期）、(iii)演算（第３周期）、(iv)演算結果
の転送先へのライト（第４周期）の一連の動作
が実行され、これら一連の動作が何回か繰り返
される。

(3) 指定されたN₂回のデータ転送が終了すると、
繰り返し回数カウンタ２３６５の内容が０とな
り、この０を検出した時点で、コントロール部
２１００に対して、終了信号３０を出す。コン
トロール部内の割り込み信号発生部２１３５
は、この終了信号を受け取ると、同期信号発生
部２１３０の動作を停止させ、かつ中央処理装
置１０００に対して、終了割り込み３２を送出
する。中央処理装置１０００は、この終了割り
込み３２によつてデータ転送の終了を知る。

以上詳述したように本発明によれば、画像切
出・合成、画像変換（白黒反転、画像間論理和・
論理積、鏡像作成）、罫線、斜線（実線、破線、
一点鎖線、…）発生、シエーデイング（任意模様
による矩形塗りつぶし）など、の多様な処理が、
同一装置で実行できる。このため、その適用範囲
が、著しく拡大するという顕著な効果がある。

【図面の簡単な説明】

第１図は、本発明の原理説明図、第２図は、本
発明におけるアドレス制御の説明図、第３図は、
本発明による図形発生の例を示す図、第４図は、
本発明による画像切出・合成、画像変換の例を示
す図、第５図は、本発明の一実施例のブロツク構
成図、第６図は、本装置中のアドレス制御部の詳
細ブロツク図、第７図は、本装置中のコントロー
ル部の詳細ブロツク図である。５……コントロール・バス、１０……データ・
バス、１５……アドレス・バス、２０……初期セ
ツト信号、２５……タイミング信号、３０……終
了信号、３２……終了割込信号、３５……モード
信号、４０……同期信号、４５……リード・ライ
ト信号、５０……演算起動信号、５５……リー
ド・ライト要求信号、１０００……中央処理装
置、２０００……メモリ制御装置、２１００……
コントロール部、２２００……アドレス・スイツ
チ、２３００……アドレス制御部、２４００……
リード・ライト・スイツチ、２５００，２６０
０，２７００……リード・ライト・バツフア、２
８００……演算処理部、２３０５……転送元有効
データ長W₁レジスタ、２３１０……転送元アド
レス・スキツプ長I₁レジスタ、２３１５……転送
元走査方向S₁レジスタ、２３２０……加算器、２
３２５……転送元アドレスA₁カウンタ、２３３
０……転送元アドレスA₁レジスタ、２３３５…
…転送元アドレスA₁カウンタ、２３４０……転
送元有効データ長W₁カウンタ、２３４５……転
送元有効データの縦長さN₁カウンタ、２３５０
……転送元有効データの縦長さN₁レジスタ、２
３５５……アドレス・セレクタ、２３６０……転
送先有効データ長W₂カウンタ、２３６５……転
送先有効データの縦長さN₂カウンタ、２３７０
……転送先アドレスA₂カウンタ、２３７５……
加算器、２３８０……転送先アドレスA₂カウン
タ、２３８５……転送先有効データの横長さW₂
レジスタ、２３９０……転送先アドレス・スキツ
プ長I₂レジスタ、２３９５……転送先走査方向S₂
レジスタ、２３９７……転送先アドレス再スキツ
プの方向J₂レジスタ、２１０５……命令デコー
ダ、２１１０……リード・ライト要求発生部、２
１１５……リード・ライト信号発生部、２１２０
……演算種別レジスタ、２１２５……演算起動信
号発生部、２１３０……同期信号発生部、２１３
５……終了割込発生部。

Claims

【特許請求の範囲】１画像データを格納するためのメモリと処理装
置との間に接続されたメモリ制御装置であつて、 (a) 上記処理装置から与えられた制御パラメータ
の内容に従つて、上記メモリの第１の領域から
読み出すべき第１データのアドレスを示す第１
リードアドレスと、第２の領域から読み出すべ
き第２データのアドレスを示す第２リードアド
レスと、上記メモリに書き込むデータ領域のア
ドレスを示すライトアドレスとを周期的に発生
するためのアドレス制御部と、 (b) 上記第１、第２データ間で所定の演算を行う
ための演算処理部と、 (c) 上記処理装置から与えられた制御信号と演算
種別パラメータの内容に応じて、上記演算処理
部で実行すべき演算の種別を示す信号と、上記
メモリのアクセスモードを示す第１、第２のモ
ード信号と、第２モード実行時に上記メモリア
クセスと上記演算処理部の動作制御に必要な内
部制御信号とを発生するためのコントロール部
と、 (d) 上記コントロール部から第１のモード信号が
与えられた場合は上記処理装置からアドレスバ
スに出力されたアドレス信号を上記メモリに入
力し、上記コントロール部から第２のモード信
号が与えられた場合は上記アドレス制御部から
出力されたアドレス信号を上記メモリに入力す
るようアドレスの切り替え動作を行うアドレス
スイツチ手段とを備え、 (e) 上記コントロール部が発生する第２モード信
号、演算種別信号、内部制御信号および上記ア
ドレス制御部が発生するアドレスによつて、上
記メモリからの第１データと第２データの読み
出し動作、上記第１、第２データ間での演算動
作、および上記演算の結果を上記メモリに書き
込む動作を上記処理装置から独立して実行するようにしたことを特徴とするメモリ制御装置。２第１項に記載のメモリ制御装置において、前
記演算処理部が、前記内部制御信号に応じて、前
記第１、第２データ間の論理演算と、第１データ
のそのままの出力と、上記第１データの反転との
何れかを選択的に行うことを特徴とするメモリ制
御装置。３第１項に記載のメモリ制御装置において、前
記アドレス制御部が、前記処理装置からの制御パ
ラメータによつて、前記メモリの第１領域から読
み出すデータの走査方向と、第２領域から読み出
すデータの走査方向を互いに独立して指定される
ことを特徴とするメモリ制御装置。４第１項または第３項に記載のメモリ制御装置
において、前記アドレス制御部が、有効データを
繰り返して読み出した後、所定間隔スキツプする
よう前記第１アドレスを発生することを特徴とす
るメモリ制御装置。５第４項に記載のメモリ制御装置において、前
記アドレス制御部が、前記有効データの繰返し読
み出しと、所定間隔のスキツプ動作とを所定回数
繰返した後、最初の読み出し位置に戻るよう前記
第１リードアドレスを発生するようにしたことを
特徴とするメモリ制御装置。６第４項に記載のメモリ制御装置において、前
記アドレス制御部が、有効データを繰返して読み
出すように前記第１リードアドレスを発生する場
合は、前記ライトアドレスを連続的に発生し、上
記第１リードアドレスをスキツプさせる場合は、
上記ライトアドレスを所定間隔スキツプさせて発
生するようにしたことを特徴とするメモリ制御装
置。７第６項に記載のメモリ制御装置において、前
記アドレス制御部が、連続的なライトアドレスと
所定間隔スキツプしたライトアドレスとの発生を
所定回数繰り返した後、上記間隔とは異なる間隔
だけスキツプしたライトアドレスを発生するよう
にしたことを特徴とするメモリ制御装置。