JP2614719B2

JP2614719B2 - 画像処理装置

Info

Publication number: JP2614719B2
Application number: JP62026313A
Authority: JP
Inventors: 義典和田
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1987-02-09
Filing date: 1987-02-09
Publication date: 1997-05-28
Anticipated expiration: 2012-05-28
Also published as: DE3803935C2; DE3803935A1; JPS63194472A

Description

【発明の詳細な説明】［技術分野］本発明は、画素密度が異なる複数ブロックの画像デー
タを所定画素密度の１ページの画像データに合成する画
像処理装置に関する。

［従来技術］例えば、グループ４ファクシミリ装置のうちクラス２
およびクラス３のもの、および、テレテックス装置のう
ちタイプ２のものでは、いわゆるミックストモード機能
を実現するために、画素密度が異なる画像データを受信
あるいは送受信できることが要求されており、画素密度
変換機能を備える必要がある。

従来では、画素密度変換機能をソフトウェアで実現し
ており、そのため、例えば、画素密度が異なる複数ブロ
ックを合成して所定画素密度の１ページの文書を構成す
る場合等の処理時間が非常に長くなるという不都合を生
じていた。

また、装置の内部処理を実行するためのマイクロプロ
セッサは、所定ビット数のワード単位にデータを処理す
るため、画像ブロックを指定された位置にビット単位に
移動または配置するための処理に長い時間を要してい
た。

［目的］本発明は、かかる従来技術の不都合を解消するために
なされたものであり、画素密度変換および画像ブロック
の移動配置を高速に実行できる画像処理装置を提供する
ことを目的としている。

［構成］本発明は、この目的を達成するために、画素密度変換
前の画像データを所定ビット数のワード毎にシリアルデ
ータに変換するパラレル／シリアル変換器と、このパラ
レル／シリアル変換器の出力データを１ワードのパラレ
ルデータに変換するシリアル／パラレル変換器と、上記
パラレル／シリアル変換器に入力する画像データからシ
リアル／パラレル変換器より出力する画像データへの画
素密度の変換率に応じてシリアル／パラレル変換器に与
えるシフトクロックを間引いてパラレル／シリアル変換
器に与えるクロック間引き手段と、おのおのの画像ブロ
ックの位置およびサイズに応じて前ダミービットおよび
後ろダミービットを付加するダミービット付加手段を備
えている。

以下、添付図面を参照しながら、本発明の実施例を詳
細に説明する。

第１図は、本発明の一実施例にかかる画像処理装置を
示している。この実施例は、200（画素/25.4mm）、240
（画素/25.4mm）、300（画素/25.4mm）、および、400
（画素/25.4mm）の４種類の画素密度の画像データを、4
00（画素/25.4mm）の画素密度の画像データに変換する
とともに、複数の画像ブロックからなる画像データを１
ページ分の文書に合成する機能を備えている。

同図において、CPU（中央処理装置）１は、この画像
処理装置の各部を制御するものであり、その制御用の処
理プログラムはROM（リード・オンリ・メモリ）２に記
憶されており、そのワークエリアはRAM（ランダム・ア
クセス・メモリ）３に形成される。

また、RAM3には、１ページ分の文書を形成する１つ以
上の画像ブロックデータと、その画像ブロックデータを
400（画素/25.4mm）の画素密度に変換しておのおのの画
像ブロックに設定されている位置に配置して合成された
１ページ分の画像データが記憶される。

１つの画像ブロックデータは、第２図に示すように、
ブロック識別情報IDBとブロックデータDTBからなる。

ブロック識別情報IDBは、第３図に示すように、矩形
のブロックの基準点（左上隅の点）の位置をページの基
準点（原点；左上隅の点）からの座標P_X,P_Yであらわし
た位置情報、ブロックのＸ方向の大きさS_XおよびＹ方向
の大きさS_Yからなるサイズ情報、１ライン当りのバイト
数、ブロックを構成するライン数、および、画素密度か
らなる。ただし、座標P_X,P_Yおよび大きさS_X,S_Yの計測単
位は、BMU（1BMU＝（25.4/1200）mm）である。

ブロックデータDTBは、ライン単位の画像データから
なる。また、１ライン分の記憶領域には256バイトある
いは512バイトの固定長領域が確保されていて、そのう
ちの有効なバイト以外にはデータ０が記憶される。

なお、画像ブロックデータは、この画像処理装置が付
設されるシステム制御部等（図示略）から転送されて、
あらかじめRAM3に蓄積される。また、そのシステム制御
部により、文字符号データは対応する図形キャラクタの
ビットマップデータに展開された状態に、また、ファク
シミリ符号化データは復号化されビットマップテータに
展開された状態にそれぞれ変換されている。

オア処理部４は、RAM3に画素密度変換後の画像ブロッ
クのデータを記憶するとき、RAM3における同一記憶領域
に既に記憶されているデータを読み出し、それらのデー
タをオア処理して再度RAM3に記憶するものである。

これにより、例えば、第４図に示すように、画像ブロ
ックの任意の部分を重ね合せることができる。この場
合、４つのブロックが配置され、そのうちのブロック２
にブロック３が含まれており、ブロック２とブロック３
のデータが重ね合せられている。

この画像処理装置における要素間のデータのやりとり
は、データバスの幅が16ビットの内部バスライン５を介
してなされている。したがって、この場合、ROM2および
RAM3は１つのアドレスを指定したときに16ビットのデー
タを並列に書き込み／読み出し可能に、すなわち、１ワ
ードが16ビットに構成される。

パラレル／シリアル変換器６は、そのデータバスを介
してRAM3から加えられた16ビットのデータを１度に入力
し、クロック間引回路７から加えられる間引シフトクロ
ックCPmに同期してシリアルデータDTsに変換し、そのシ
リアルデータDTsをシリアル／パラレル変換器８に出力
する。

クロック間引き回路７は、画素密度変換指示記憶回路
９により指定された画素密度変換情報に対応した態様
で、シフトクロックCPsを間引いて間引シフトクロックC
Pmを形成する。

すなわち、画素密度変換情報にそれぞれ200,240,300,
400（単位は（画素/25,4mm））が指示されたとき、第５
図（ａ）〜（ｅ）に示すように、それぞれシフトクロッ
クCPsを、２つから１つを間引く、５つから２つを間引
く、４つから１つを間引く、間引かない態様で、それぞ
れに対応した間引シフトクロックCPm（200）,CPm（24
0）,CPm（300）,CPm（400）を形成する。

シリアル／パラレル変換器８は、シフトクロックCPs
に同期してパラレル／シリアル変換器６よりシリアルデ
ータDTsを入力し、それを16ビットのパラレルデータDTp
に変換し、データバスを介してRAM3に出力する。

これにより、第６図（ａ）〜（ｄ）に示すように、例
えば、変換前の12ビットの画像データは、間引シフトク
ロックCPm（200）,CPm（240）,CPm（300）がそれぞれパ
ラレル／シリアル変換器６に加えられているときには、
それぞれ24ビット、20ビット、16ビットの画像データに
変換され、それによって、変換前の画像データは、全て
400（画素/25.4mm）の画素密度に変換される。なお、間
引シフトクロックCPm（400）が加えられるときは、変換
前と同じデータに変換される。

DMA（ダイレクト・メモリ・アクセス）制御部10は、
２つのDMAチャネルCh1,Ch2を備え、その１つのDMAチャ
ネルCh1によりRAM3からパラレル／シリアル変換器６へ
の画素密度変換前の画像ブロックのデータ転送がなさ
れ、他のDMAチャネルCh2によりシリアル／パラレル変換
器８からRAM3への画素密度変換後の画像ブロックのデー
タ転送がなされる。

DMA制御部10に対するDMA要求は、DMAチャネルCh1につ
いてはパラレル／シリアル変換器６に加えられる間引シ
フトクロックCPmを計数する16進カウンタ11のキャリー
出力により、DMAチャネルCh2についてはシリアル／パラ
レル変換器６に加えられるシフトクロックCPsを計数す
る16進カウンタ12のキャリー出力によりそれぞれなされ
る。

すなわち、DMAチャネルCh1については、パラレル／シ
リアル変換器６によるパラレル／シリアル変換が１ワー
ド（16ビットデータ）分終了した時点でDMA要求され、
また、DMAチャネルCh2については、シリアル／パラレル
変換器８に１ワード分のデータが揃った時点でDMA要求
される。

このようにしてDMA要求されると、DMA制御部10は、CP
U1に対してDMAを実行することを通知し、それに対して
許可が得られると、DMA要求先に許可信号を応答して当
該チャネルのDMAを１ワード分実行する。

また、これらのDMA要求により、バス競合が発生する
ことを防止するために、同期制御回路13によって16進カ
ウンタ11,12の動作が制御されている。

ところで、画像ブロックデータのブロック識別情報ID
Bに設定されているブロックのライン方向の開始位置を
あらわす座標Pxが、画素密度変換前の画像データのワー
ド境界に一致しない場合がある。

例えば、200（画素/25.4mm）の画素密度の画像ブロッ
クの座標Pxが、（ｎ×96＋24）BMUであらわされている
場合、ブロックデータDTBの各ラインの先頭ワードのデ
ータは24BMU、すなわち、200（画素/25.4mm）では４ビ
ットだけずれる。

したがって、画素密度変換前の元の画像データSCd
を、ライン先頭からそのワード境界とのずれ分（以下、
前ダミービットFDmという）の４ビットをビット移動し
てビット移動画像データBSdを形成し、そのビット移動
画像データBSdを画素密度変換することで、最終的にワ
ード単位に揃った画像データDSdを得ることができる
（第７図（ａ）参照）。

また、同様に、元の画像データSCdの最後のワード
は、前ダミービットFDmの分だけ残る。この残りの部分
を画素密度変換したときに、画像データDSdが１ワード
分得られるように、そのビット数に対応して後ダミービ
ットBDmを付加する（第７図（ｂ）参照）。

すなわち、この場合は画像データSCdは４ビット残
り、それを画素密度変換すると８ビットの画像データDS
dを得るが、画像データDSdとしては１ワードに８ビット
のデータが不足する。この場合、不足分の８ビットに相
当する元の画像データSCdは４ビットなので、４ビット
の後ダミービットBDmを付加する。

このように、前ダミービットFDmおよび後ダミービッ
トBDmを付加するために、ダミービット付加回路14およ
びビット移動指示記憶回路15が設けられている。

ダミービット付加回路14は、CPU1から指定されたビッ
ト数のデータ０を、パラレル／シリアル変換器６の先頭
ビットから下位ビットに順次入力する。また、ビット移
動指示記憶回路15は、ダミービット付加回路14によって
付加したダミービット数を、16より引いた値のビット移
動指示情報を記憶し、それを16進カウンタ11のプリセッ
ト入力端に出力する。

第８図は、オア処理部４の一例を示している。

同図において、双方向バッファ20は、RAM3のデータ入
出力端をデータバスに接続するためのものであり、双方
向バッファ20とRAM3のデータ入力端との間にはオア回路
12が介在する。また、RAM3のデータ出力端から双方向バ
ッファ20へのデータもオア回路21に加えられている。

オア回路21は、CPU1からイネーブル信号ENoが加えら
れると、RAM3から読み出されているデータと双方向バッ
ファ20からRAM3に出力されるデータを16ビット並列に論
理和演算し、その結果をRAM3に出力する。

このとき、RAM3は、同一アドレスのデータを読み出し
た後に記憶するリードモディファイライトモードで作動
され、それによって、オア回路21により書き換えられた
データを再度同一アドレスに記憶する。また、このリー
ドモディファイライトモードで動作できるように、RAM3
としてはダイナミック型のものを使用する。

双方向バッファ20およびオア回路21の１ビット分の構
成を第９図に示す。

双方向バッファ20は、データバスにデータを出力する
ためのスリーステートバッファ20aと、データバスから
のデータを入力するためのスリーステートバッファ20c
と、スリーステートバッファ20aおよびスリーステート
バッファ20bを排他的にアクティブするための制御線20c
からなる。この制御線20cには、CPU1から出力される入
出力指令信号IOcが加えられる。

オア回路21は、スリーステートバッファ20aへの入力
が一方の入力端にイネーブル信号ENoが他方の入力端に
加えられているアンド回路20aと、このアンド回路20aの
出力とスリーステートバッファ20bの出力がそれぞれ加
えられているオア回路21bからなる。

したがって、イネーブル信号ENoが加えられていると
きには、アンド回路21aが動作可能になり、RAM3から出
力されたデータがアンド回路21aを介してオア回路21bに
出力され、オア回路21bにより、そのときに双方向バッ
ファ20を介して入力されたデータと論理和が演算されて
その結果がRAM3に出力される。

また、イネーブル信号ENoが出力されない場合には、
アンド回路21aが不動作状態になるので、そのときに双
方向バッファ20を介して入力されたデータにより、選択
されているRAM3のアドレスのデータが書き換えられる。

以上の構成で、RAM3に記憶されている画像ブロックデ
ータを画像データに合成するとき、CPU1は第10図に示す
処理を実行する。

まず、CPU1は、RAM3の画像データ領域を全白にクリア
して（処理101）、RAM3の画像ブロックデータ領域から
画像ブロックを１つ選択し（処理102）、選択した画像
ブロックのブロック識別情報IDBを読み込む（処理10
3）。

そして、ブロック識別情報IDBの画素密度に基づいて
変換率を算出し、その変換率にブロック識別情報IDBの
１ライン当りのバイト数を乗じて変換後の画像データの
１ライン当りのバイト数を算出するとともに、その算出
した変換率にブロック識別情報IDBのライン数を乗じて
変換後の画像データのライン数を算出し（処理104）、
また、前ダミービット数、および、後ダミービット数を
それぞれ算出する（処理105）。

ところで、本実施例では、主走査方向の画素密度の変
換についてはハードウェアで実現しているが、副走査方
向の画素密度の変換についてはソフトウェアで実現して
いる。

すなわち、元の画像ブロックが200（画素/25.4mm）の
場合には、元の画像ブロックの同一ラインをそれぞれ２
度つづ画像データとして形成して、ライン数を２倍に増
やす（第11図（ａ）参照）。元の画像ブロックが240
（画素/25.4mm）の場合には、元の画像ブロックの連続
する３ラインを１つの単位としてその１ライン目と３ラ
イン目を２度づつ画像データとして形成しライン数を5/
3倍に増やす（第11図（ｂ）参照）。元の画像ブロック
が300（画素/25.4mm）の場合には、元の画像ブロックの
連続する３ラインを１つの単位としてその２ライン目を
２度画像データとして形成しライン数を4/3倍に増やす
（第11図（ｂ）参照）。

そして、次に、このようなラインの増やし方に従い、
画素密度変換した画像データを形成するラインを識別す
る（処理106）。ここで、現在選択している画像ブロッ
クについて、全てのラインの処理が終了したかを判別し
（判断107）、判断107の結果がNOになるときには、DMA
制御部10のDMAチャネルCh1およびDMAチャネルCh2にセッ
トする転送ワード数および転送開始するRAM3のアドレス
を算出する（処理108）。

すなわち、DMAチャネルCh1にセットする転送ワード数
はブロック識別情報IDBに記憶されている１ライン当り
のワード数であり、また、転送開始するRAM3のアドレス
は、選択した画像ブロックデータで、変換するラインの
データが記憶されている領域の先頭アドレスである。

同様に、DMAチャネルCh2にセットする転送ワード数は
画素密度変換後の１ライン当りのワード数である。ま
た、転送開始するRAM3のアドレスは、ブロック識別情報
IDBに記憶されているブロックの座標Pxと、画素密度変
換後のラインの順番によって決定される。

次に、その算出結果に基づいてDMA制御部10のDMAチャ
ネルCh1とDMAチャネルCh2の動作モード、転送ワード数
および転送開始アドレスをプログラムし（処理109）、
オア処理部４の動作状態を設定し、画素密度変換指示記
憶回路９に画素密度変換情報を設定した状態で（処理11
0）、１ライン変換処理111を実行して１ライン分の画素
密度変換処理および画像データの生成を行なって処理10
6に戻る。

また、判断107の結果がNOの場合、全てのブロックに
ついて画素密度変換処理を終了したかを調べ（判断11
2）、この判断112の結果がNOのときには処理102に戻っ
て次の画像ブロックの処理を実行する。判断112の結果
がYESになるときには、この処理から抜ける。

１ライン変換処理111の一例を第12図に示す。

まず、前ダミービットをパラレル／シリアル変換器６
にシフトインしたのちに（処理201）、ビット移動指示
記憶回路15にビット移動指示量を記憶させてそれを16進
カウンタ11にプリセットさせ（処理202）、カウンタ11,
12をスタートさせる（処理203）。

そして、判断204,206,207のNOループによって、DMA制
御部10がDMA要求したか、あるいは、いずれかのDMAチャ
ネルCh1,Ch2が設定された全ワード数の転送を完了した
かを監視する。

判断204の結果がYESになるときには、DMA転送のた
め、同期制御回路13によって16進カウンタ11,12を停止
する（処理205）。

判断207の結果がYESになるときには、画素密度変換前
のデータの１ライン分の転送を終了したときなので、16
進カウンタ11,12を一旦停止し（処理207）、後ダミービ
ットをパラレル／シリアル変換器６にシフトインしたの
ち（処理208）、ビット移動指示記憶回路15にビット移
動指示量を記憶させて16進カウンタ11にプリセットさせ
（処理209）、カウンタ11,12をスタートさせる（処理21
0）。

また、判断211の結果がYESになるときには、画素密度
変換後のデータの１ライン分の転送を終了したので、こ
の処理を終了して第10図の処理にリターンする。

すなわち、まず、前ダミービットがパラレル／シリア
ル変換器６にシフトインされ、16進カウンタ11に前ダミ
ービット分のビット移動量がセットされた状態で、カウ
ンタ11,12の動作が開始される。

前ダミービットがパラレル／シリアル変換器６から、
画素密度変換率に応じたビット数のデータにシリアル／
パラレル変換器８にシフトインされると、16進カウンタ
11からキャリー出力がなされ、DMA制御部10により、画
素密度変換前の選択されたラインの１ワード目のデータ
がパラレル／シリアル変換器６に入力される。また、16
進カウンタ11からキャリー出力がなされる度に、同様に
して同一ラインの１ワードのデータが順次パラレル／シ
リアル変換器６に入力される。

シリアル／パラレル変換器８に画素密度変換後の１ワ
ード分のデータが揃って16進カウンタ12からキャリー出
力がなされると、DMA制御部10により、シリアル／パラ
レル変換器８に揃った１ワード分のデータがRAM3の選択
されたラインの１ワード目の記憶領域に記憶される。そ
して、16進カウンタ12からキャリー出力がなされる度
に、同様にして、シリアル／パラレル変換器８のデータ
が、同一ラインの対応するワードの記憶領域に記憶され
る。

そして、画素密度変換前の画像データの１ライン分の
パラレル／シリアル変換器６への転送を終了すると、後
ダミービットがパラレル／シリアル変換器６にシフトイ
ンされて最後のワードの画素密度変換が行なわれ、画素
密度変換後のワードの転送も終了すると、１ライン分の
画素密度変換処理が終了する。

このような、１ライン分の画素密度変換処理が、１つ
の画像ブロックデータについてなされ、さらに、全ての
画像ブロックデータについてなされたときに、RAM3の画
像データ領域には、画素密度が変換され１ページ分の画
像に合成された状態のデータ（ビットマップデータ）が
得られる。

また、CPU1は、例えば、呼識別行のように、重ね合せ
が禁止されている画像データ領域以外の画像データ領域
では、常にオア処理部４による重ね合せ処理を実行させ
る。これにより、オア処理部４による画像の重ね合せが
適宜になされて、予め設定された状態の画像データが得
られる。

なお、画像ブロックデータのブロック識別情報IDB
に、重ね合せの状態をあらわす情報を含ませることで、
おのおのの画像ブロックで重なり合う部分の重なり具合
を調整することができる。また、その画像の重なり具合
をあらわす特別な情報を形成して、その情報に基づいて
画像を適宜に重ね合せるようにすることもできる。

なお、クロック間引回路におけるシフトクロックの間
引き態様は、上述した態様以外に設定することができ
る。また、本発明は、上述した実施例で取り扱っている
画素密度以外の画素密度の装置にも同様にして適用する
ことができる。

また、本発明は、ミックストモード機能の装置以外に
も同様にして適用することができる。

［効果］以上説明したように、本発明によれば、画素密度変換
前の画像データを所定ビット数のワード毎にシリアルデ
ータに変換するパラレル／シリアル変換器と、このパラ
レル／シリアル変換器の出力データを１ワードのパラレ
ルデータに変換するシリアル／パラレル変換器と、パラ
レル／シリアル変換器に入力する画像データからシリア
ル／パラレル変換器より出力する画像データへの画素密
度の変換率に応じてシリアル／パラレル変換器に与える
シフトクロックを間引いてパラレル／シリアル変換器に
与えるクロック間引き手段と、おのおのの画像ブロック
の位置およびサイズに応じて前ダミービットおよび後ろ
ダミービットを付加するダミービット付加手段を備えて
いるので、画素密度変換および画像ブロックの移動配置
を高速に実行できるという効果を得る。

【図面の簡単な説明】

第１図は本発明の一実施例にかかる画像処理装置を示す
ブロック図、第２図は画像ブロックデータの一例を示す
信号配置図、第３図は画像ブロックの配置状況を例示し
た概略図、第４図は複数の画像ブロックの配置状況を例
示した概略図、第５図はクロック間引回路の間引き例を
示すタイムチャート、第６図は画素密度の変換例を示す
概略図、第７図（ａ）は前ダミービットを説明するため
の概略図、同図（ｂ）は後ダミービットを説明するため
の概略図、第８図はオア処理部の一例を示すブロック
図、第９図は１ビット当りのオア処理部の構成を示す回
路図、第10図は画素密度変換処理例を示すフローチャー
ト、第11図（ａ）〜（ｃ）はライン数の増やし方の一例
を示す概略図、第12図は１ライン変換処理の一例を示す
フローチャートである。１……CPU（中央処理装置）、２……ROM（リード・オンリ・メモリ）、３……RAM（ランダム・アクセス・メモリ）、５……内部バスライン、６……パラレル／シリアル変換器、７……クロック間引回路、８……シリアル／パラレル変換器、９……画素密度変換指示記憶回路、 10……DMA（ダイレクト・メモリ・アクセス）制御部、 11,12……16進カウンタ、 13……同期制御回路、 14……ダミービット付加回路、 15……ビット移動指示記憶回路。

Claims

(57)【特許請求の範囲】

【請求項１】画素密度が異なる複数ブロックの画像デー
タを所定画素密度の１ページの画像データに合成する画
像処理装置において、画素密度変換前の画像データを所
定ビット数のワード毎にシリアルデータに変換するパラ
レル／シリアル変換器と、このパラレル／シリアル変換
器の出力データを１ワードのパラレルデータに変換する
シリアル／パラレル変換器と、上記パラレル／シリアル
変換器に入力する画像データから上記シリアル／パラレ
ル変換器より出力する画像データへの画素密度の変換率
に応じて上記シリアル／パラレル変換器に与えるシフト
クロックを間引いて上記パラレル／シリアル変換器に与
えるクロック間引き手段と、おのおのの画像ブロックの
位置およびサイズに応じて前ダミービットおよび後ろダ
ミービットを付加するダミービット付加手段を備えたこ
とを特徴とする画像処置装置。