JPH0713849A

JPH0713849A - 画像処理装置

Info

Publication number: JPH0713849A
Application number: JP15064793A
Authority: JP
Inventors: Kenji Aiyama; 健司相山
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1993-06-22
Filing date: 1993-06-22
Publication date: 1995-01-17

Abstract

(57)【要約】【目的】ラインがメモリ境界に跨がらずに、且つ、書
込み読出しアドレスが連続するようにする。【構成】画像メモリ２８と同３０には連続するアドレ
スを割り付けてある。ＣＰＵ２０は、画像メモリ２８の
みで憶可能な場合、記憶アドレスのオフセット値を０と
し、画像メモリ２８，３０に分割記憶する場合、（画像
メモリ２８の記憶容量）÷（画像データの幅）の剰余を
オフセット値とする。このオフセット値のアドレスから
画像データが画像メモリ２８，３０に連続的に記憶され
る。また、アドレス発生回路３８は、画像形成装置１４
からの同期信号に従い、このオフセット値のアドレスか
らスタートする連続するアドレス信号を発生する。セレ
クタ３６は、ラインの切換えに同期して、画像メモリ２
８の出力から画像メモリ３０の出力に切り換えられる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像処理装置に関し、
より具体的には、プリンタなどの画像形成装置のための
画像処理装置に関する。

【０００２】

【従来の技術】最近のプリンタ、特に、ページ・プリン
タは、ホスト・コンピュータから出力される画像データ
を少なくとも１画面記憶する画像メモリを具備する。例
えば、Ａ３対応のページ・プリンタはＡ３の画素数に相
当するメモリ容量の画像メモリを具備する。勿論、印刷
しようとする画像データがページ記述言語により表現さ
れている場合、それをビットマップに展開するメモリも
必要になる。

【０００３】Ａ３対応のプリンタでＡ４の大きさの画像
を出力する場合、当該画像メモリには２枚分の画像デー
タを記憶できることになり、半分をホストコンピュータ
からの画像データの書込み用、残り半分を画像形成装置
への読出し用とし、これらを交互に切り換えることによ
り印刷速度を上げることができる。この目的で、例えば
Ａ３対応のページ・プリンタで、Ａ４サイズの２つの画
像メモリを設け、その２つの画像メモリのアドレスを連
続とした構成が知られている。

【０００４】図２は、従来例のメモリ・マップを示す。
記憶容量が１６ＭＢの２つの画像メモリを用意し、一方
にアドレス００００００〜ＦＦＦＦＦＦ、他方に画像メ
モリにアドレス１００００００以上を割り当てる。１画
素が１バイトであるとして、この２つの画像メモリを一
緒に使用して、横４，０００画素、縦８，０００画素の
Ａ３画像を記憶できる。

【０００５】１つの画像メモリの記憶容量が１６ＭＢで
あるので、１６，７７７，２１６÷４，０００＝４，１
９４．３となり、４，１９４ライン分を記憶できる。し
かし、１ラインの信号が２つの画像メモリにまたがる
と、画像形成装置への出力途中で画像メモリを切り換え
なければならないので、１つのラインの信号が２つの画
像メモリの境界に跨がることのないように管理される。

【０００６】即ち、図２の例では、第１の画像メモリの
アドレス００００００〜０００Ｆ９Ｆにライン＃１のデ
ータ、アドレス０００ＦＡ０〜００１Ｆ３Ｆにライン＃
２のデータ、アドレスＦＦＤＣ００〜ＦＦＥＢ９Ｆにラ
イン＃４，１９３のデータ、アドレスＦＦＥＢＡ０〜Ｆ
ＦＦＢ３Ｆにライン＃４，１９４のデータを記憶する。
アドレスＦＦＦＢ４０〜ＦＦＦＦＦＦは、１ラインのデ
ータを記憶するのには不十分なので、使用しない。

【０００７】第２の画像メモリのアドレス１０００００
０〜１０００Ｆ９Ｆにライン＃４，１９５のデータ、ア
ドレス１０００ＦＡ０〜１００１Ｆ３Ｆにライン＃４，
１９６のデータ、アドレス１Ｅ８２８Ｃ０〜１Ｅ８３８
５Ｆにライン＃７，９９９のデータ、アドレス１Ｅ８３
８６０〜１Ｅ８４７ＦＦにライン＃８，０００のデータ
を記憶する。アドレス１Ｅ８４８００以上（斜線部分）
は未使用となる。

【０００８】

【発明が解決しようとする課題】このように、２つの画
像メモリを一体に利用する場合でも、１つのラインのデ
ータがメモリ境界に跨がらないようにするためにメモリ
境界付近に空き領域又は未使用領域が発生し、この結
果、アドレスの途中にデータの無い領域が存在し、画像
形成装置への転送出力時にその無データ領域を考慮した
アドレスを発生しなければならない。即ち、アドレスの
飛びが生じることになり、ホストコンピュータからの画
像データを第１及び第２の画像メモリに書き込むのにＤ
ＭＡ転送を利用するのが難しくなる。例えばホスト・コ
ンピュータからのデータを受信するインターフェースに
ＤＭＡ転送回路を設けようとしても、複雑な回路になっ
てしまう。

【０００９】本発明は、このような不都合の生じない画
像処理装置を提示することを目的とする。

【００１０】

【課題を解決するための手段】本発明に係る画像処理装
置は、連続するアドレスを割り当てられた第１及び第２
の画像メモリ手段を具備し、入力画像データを１ライン
のデータが当該第１及び第２の画像メモリ手段の境界を
跨がらないように記憶し、当該第１及び第２の画像メモ
リ手段に記憶される画像データを、外部制御信号に従い
順次出力する画像処理装置であって、入力画像データを
記憶するのに当該第１及び第２の画像メモリ手段の両方
を必要とするとき、入力画像データのライン終端のデー
タが当該第１の画像メモリ手段の終端アドレスに位置す
るように、当該第１の画像メモリ手段の先頭記憶領域に
未使用領域を設けて当該入力画像データを当該第１の画
像メモリ手段に記憶し、当該第１の画像メモリ手段に記
憶し切れない入力画像データを当該第２の画像メモリ手
段に順に記憶し、当該第１及び第２の画像メモリ手段に
記憶される画像データを上記外部制御信号に従い読み出
す書込み読出し制御手段を設けたことを特徴とする。

【００１１】

【作用】上記手段により、１ラインの画像データが、第
１の画像メモリと第２の画像メモリとの境界に配置され
るので、読出しデータの切換えをラインに同期して行な
えばよくなる。また、第１及び第２の画像メモリのメモ
リ空間で画像データが連続して配置されるので、書込み
及び読出しのアドレス発生が簡単になる。

【００１２】

【実施例】以下、図面を参照して本発明の実施例を説明
する。

【００１３】図１は、本発明の一実施例の概略構成ブロ
ック図を示す。図１において、１０は印刷しようとする
画像データを出力するホストコンピュータ、１２は本発
明の一実施例である画像処理装置、１４は、画像処理装
置１２により処理された画像データを印刷出力する画像
形成装置である。ホストコンピュータ１０が出力する画
像データは、生データのみならず、圧縮データ、又は所
定のページ記述言語で表現されたデータの場合がある。

【００１４】画像処理装置１２において、２０は全体を
制御するＣＰＵ、２２はＣＰＵ２０の動作プログラムや
定数を固定記憶するＲＯＭ、２４はＣＰＵ２０の作業用
に使用するＲＡＭ、２６はホストコンピュータ１０と接
続し、ホストコンピュータ１０からのデータを受信する
インターフェース、２８，３０はホストコンピュータ１
０からの画像データを一時記憶する画像メモリ、３２，
３４はそれぞれ画像メモリ２８，３０の書込み及び読出
しを制御するメモリ制御回路である。

【００１５】３６は画像メモリ２８又は同３０から読み
出された画像データを選択して、画像形成装置１４に出
力するセレクタ、３８は、画像形成装置１４からの同期
信号に従い、画像メモリ２８，３０から画像データを読
み出すアドレスを発生するアドレス発生回路である。ア
ドレス発生回路３８はまた、画像形成装置１４からの主
走査方向同期信号をカウントして、その値を保持する。
４０は、ＣＰＵ２０、ＲＯＭ２２、ＲＡＭ２４、インタ
ーフェース２６、画像メモリ２８，３０、メモリ制御回
路３２，３４、セレクタ３６及びアドレス発生回路３８
を相互接続し、データ、アドレス及び制御信号を転送す
るシステム・バスである。

【００１６】本実施例でも、画像メモリ２８，３０には
図２に示すように、連続したアドレスが割り当てられて
いるものとする。

【００１７】本実施例の動作を説明する。

【００１８】ホストコンピュータ１０は、先ず、印刷し
ようとする画像のサイズ情報（幅と高さなど）を画像処
理装置１２に出力し、その後、画像データを画像処理装
置１２に出力する。サイズ情報は、インターフェース２
６及びシステム・バス４０を介してＣＰＵ２０に転送さ
れる。ＣＰＵ２０は、このサイズ情報と画像メモリ２
８，３０の記憶容量から、画像データを画像メモリ２
８，３０に分割記憶する必要があるか否かを判断する。

【００１９】そして、一方の画像メモリ２８又は同３０
のみで記憶可能な場合、画像データの記憶アドレスのオ
フセット値を０とし、画像メモリ２８，３０に分割記憶
する場合、（画像メモリ２８の記憶容量）÷（画像デー
タの幅）の剰余を、画像メモリ２８のアドレスのオフセ
ット値とする。このオフセット値が、画像メモリ２８で
ホストコンピュータ１０からの画像データを記憶開始す
るアドレスとなる。

【００２０】ホストコンピュータ１０から印刷しようと
する画像データが供給されると、ＣＰＵ２０は、システ
ム・バス４０を介してメモリ制御回路３２，３４に書き
込みアドレスと、書き込み制御信号を供給する。書き込
みアドレスは、先に算出したオフセット値から始まる。
即ち、先に算出したオフセット値が、印刷しようとする
画像データの記憶開始アドレスになる。ホストコンピュ
ータ１０からの画像データはインターフェース２６及び
システム・バス４０を介してＣＰＵ２０に転送され、こ
こで伸長又はページ記述言語を展開されて生画像データ
に変換され、システム・バス４０を介して画像メモリ２
８，３０に印加される。

【００２１】メモリ制御回路３２，３４は、ＣＰＵ２０
からの書き込みアドレス信号から画像メモリ２８，３０
に記憶すべき画像データか否かを判断し、自己の管理領
域であるとき、書き込みアドレス信号及び書き込み制御
信号を、それぞれ画像メモリ２８，３０に印加する。こ
れにより、画像データは、画像メモリ２８のオフセット
・アドレスから記憶開始されて、画像メモリ２８が一杯
になると、後続の画像データは画像メモリ３０に記憶さ
れる。

【００２２】本実施例では、従来例で画像メモリ２８の
終端で未使用部分となった記憶容量だけ、画像データの
記憶開始位置をずらしたので、画像メモリ２８は画像メ
モリ３０との境界まで一杯に画像データが格納される。

【００２３】印刷しようとする画像が画像メモリ２８又
は同３０に入り切る場合、画像メモリ２８又は同３０の
一方のみ、例えば画像メモリ２８のみを使用する。ま
た、先に説明したように、画像メモリ２８，３０の一方
を書き込み用、他方を画像形成装置１４への出力用とし
て交互に切り換える場合もある。この動作又は処理は周
知であるので、詳細な説明は省略する。

【００２４】図３は、１画素のデータ量が１バイトで、
幅４，０００画素、縦４，０００画素の画像に対する画
像メモリ２８，３０の記憶領域図を示す。画像メモリ２
８のアドレス００００００〜０００Ｆ９Ｆにライン＃１
の画像データ、アドレス０００ＦＡ０〜００１Ｆ３Ｆに
ライン＃２の画像データ、アドレスＦ４０４Ｃ０〜Ｆ４
１４５Ｆにライン＃３，９９９の画像データ、アドレス
Ｆ４１４６０〜Ｆ４２３ＦＦにライン＃４，０００の画
像データが記憶される。アドレスＦ４２４００以降は未
使用となる。即ち、画像メモリ２８で、アドレスＦ４２
４００〜ＦＦＦＦＦＦが未使用になり、画像メモリ３０
の全部が未使用になる。未使用領域を斜線で示す。

【００２５】図４は、１画素のデータ量が１バイトで、
幅４，０００画素、縦８，０００画素の画像に対する画
像メモリ２８，３０の記憶領域図を示す。このサイズの
画像データでは、画像メモリ２８と同３０の両方を使用
する必要があり、先に説明したように、１６，７７７，
２１６（画像メモリ２８の記憶容量）÷４０００（１ラ
インの画素数）の剰余が１，２１６であるから、画像メ
モリ２８の記憶開始アドレスを１２１６（１６進数では
０００４Ｃ０）とする。

【００２６】これにより、画像メモリ２８では、アドレ
ス０００４Ｃ０〜００１４５Ｆにライン＃１の画像デー
タ、アドレス００１４６０〜００２３ＦＦにライン＃２
の画像データ、アドレスＦＦＥ０Ｃ０〜ＦＦＦ０５Ｆに
ライン＃４，１９３の画像データ、アドレスＦＦＦ０６
０〜ＦＦＦＦＦＦにライン＃４，１９４の画像データが
記憶される。

【００２７】他方、画像メモリ３０では、アドレス１０
０００００〜１０００Ｆ９Ｆにライン＃４，１９５の画
像データ、アドレス１０００ＦＡ０〜１００１Ｆ３Ｆに
ライン＃４，１９６の画像データ、アドレス１Ｅ８２８
Ｃ０〜１Ｅ８３８５Ｆにライン＃７，９９９の画像デー
タ、アドレス１Ｅ８３８６０〜１Ｅ８４７ＦＦにライン
＃８，０００の画像データが記憶される。アドレス１Ｅ
８４８００以降は未使用となる。

【００２８】図４から分かるように、本実施例では、画
像メモリ２８，３０に分割記憶する場合でも、画像デー
タは連続した記憶空間に配置され、且つ、１ラインがメ
モリ２８，３０の境界に跨がらない。

【００２９】印刷しようとする画像データが画像メモリ
２８，３０に記憶されると、ＣＰＵ２０は、先ず、セレ
クタ３６を画像メモリ２８の出力側に切り換えると共
に、アドレス発生回路３８に画像出力開始アドレス及び
画像幅を設定する。この画像出力開始アドレスは、画像
メモリ２８，３０への記憶時に算出したオフセット値を
画像メモリ２８の先頭アドレスに加算したものである。

【００３０】アドレス発生回路３８は、ＣＰＵ２０によ
り設定された画像出力開始アドレスから、画像形成装置
１４からの同期信号に従いライン幅分のアドレスを順次
発生する。メモリ制御回路３２，３４はアドレス発生回
路３８からのアドレスから、それぞれ画像メモリ２８，
３０からの読出しか否かを判断し、メモリ制御回路３２
又は同３４が、当該アドレスの画像データを画像メモリ
２８又は同３０から読み出す。

【００３１】なお、アドレス発生回路３８は画像形成装
置１４からの主走査方向同期信号をカウントする手段を
具備し、その値をＣＰＵ２０はシステム・バス４０を介
して読み出すことができる。これにより、ＣＰＵ２０は
画像データを読み出すのが画像メモリ２８から画像メモ
リ３０へ切り換わるタイミングを知ることができ、この
切り換えに合わせてセレクタ３６を画像メモリ３０の出
力側に切り換える。

【００３２】セレクタ３６は画像メモリ２８，３０から
順に出力される画像データを、順次、画像形成装置１４
に印加する。画像形成装置１４はセレクタ３６からの画
像データを用紙上に印刷出力する。

【００３３】本実施例では、ハードウエアを変更するこ
となしに、上述のオフセットを算出し考慮するようにＣ
ＰＵ２０のソフトウエアを変更するだけで対処できるの
で、非常に簡単に機能改良できる。

【００３４】次に、画像形成装置１４への読出し時に、
２つの画像メモリへの画像データ記憶位置を意識しない
で済むようにした本発明の第２実施例を説明する。図５
はその概略構成ブロック図を示す、図１と同じ要素には
同じ符号を付してある。１６は本発明の第２実施例であ
る画像処理装置であり、画像処理装置１２と同様に、ホ
ストコンピュータ１０からの画像データを処理して画像
形成装置１２に供給する。

【００３５】画像処理装置１６において、５０は全体を
制御するＣＰＵ、５２はＣＰＵ５０の動作プログラムや
定数を固定記憶するＲＯＭ、５４はＣＰＵ５０の作業用
に使用するＲＡＭ、５６はホストコンピュータ１０と接
続し、ホストコンピュータ１０からのデータを受信する
インターフェース、５８，６０はホストコンピュータ１
０からの画像データを一時記憶する画像メモリ、６２，
６４はそれぞれ画像メモリ５８，６０の書込み及び読出
しを制御するメモリ制御回路である。

【００３６】６６は画像メモリ２８又は同３０から読み
出された画像データを選択して、画像形成装置１４に出
力するセレクタ、６８は画像形成装置１４からの同期信
号に従い、画像メモリ５８，６０から画像データを読み
出すべきアドレスを発生するアドレス発生回路である。
アドレス発生回路６８はアドレス発生回路３８と同様
に、画像形成装置１４からの主走査方向同期信号をカウ
ントして、その値を保持する。

【００３７】７０は、画像メモリ５８，６０の記憶空間
のアドレス・オフセット値を記憶するオフセット・レジ
スタ、７２はＣＰＵ５０からのアドレス又はアドレス発
生回路６８からのアドレスを選択するアドレス・セレク
タ、７４はオフセット・レジスタ７０の出力にアドレス
・セレクタ７２の出力を加算する加算器である。加算器
７４の出力は、画像メモリ５８，６０の書込み・読出し
アドレスとしてメモリ制御回路６２，６４に印加され
る。

【００３８】７６は、ＣＰＵ５０、ＲＯＭ５２、ＲＡＭ
５４、インターフェース５６、画像メモリ５８，６０、
メモリ制御回路６２，６４、セレクタ６６、アドレス発
生回路６８、オフセット・レジスタ７０、アドレス・セ
レクタ７２を相互接続し、データ、アドレス及び制御信
号を転送するシステム・バスである。

【００３９】本実施例でも、画像メモリ５８，６０には
画像メモリ２８，３０と同様に、図２に示すように、連
続したアドレスが割り当てられているものとする。

【００４０】図５に示す実施例の動作を説明する。ホス
トコンピュータ１０は、先ず、印刷しようとする画像の
サイズ情報（幅と高さなど）を画像処理装置１６に出力
し、その後、画像データを画像処理装置１６に出力す
る。サイズ情報は、インターフェース５６及びシステム
・バス７６を介してＣＰＵ５０に転送される。ＣＰＵ５
０は、このサイズ情報と画像メモリ５８，６０の記憶容
量から、画像データを画像メモリ５８，６０に分割記憶
する必要があるか否かを判断する。

【００４１】そして、画像メモリ５８のみで記憶可能な
場合、画像データの記憶アドレスのオフセット値を０と
して、オフセット・レジスタ７０にセットし、画像メモ
リ２８，３０に分割記憶する場合、（画像メモリ２８の
記憶容量）÷（画像データの幅）の剰余を、画像メモリ
２８のアドレスのオフセット値として、オフセット・レ
ジスタ７０にセットする。図１に示す第１の実施例で
は、算出したオフセット値をＣＰＵ２０内に記憶した
が、図５に示す第２実施例では、専用のオフセット・レ
ジスタ７０に記憶する。ＣＰＵ５０はアドレス・セレク
タ７２をＣＰＵ５０からのアドレスを選択するように設
定する。

【００４２】ホストコンピュータ１０から印刷しようと
する画像データが供給されると、ＣＰＵ２０は、システ
ム・バス４０を介してアドレス・セレクタ７２に書込み
アドレスを、メモリ制御回路３２，３４に書き込み制御
信号を供給する。この書き込みアドレスは、画像メモリ
２８の先頭アドレスからスタートする。ＣＰＵ５０の発
生する書込みアドレスはアドレス・セレクタ７２を介し
て加算器７４に印加され、オフセット・レジスタ７０に
記憶されるオフセット値が加算される。即ち、加算器７
４が出力するアドレスは、第１実施例のＣＰＵ２０が画
像データの記憶時に発生するアドレスに一致する。

【００４３】メモリ制御回路６２，６４は加算器７４か
らのアドレスを書込みアドレスとして画像メモリ５８，
６０のものか否かを確認して画像メモリ５８，６０に印
加する。これにより、メモリ制御回路６２，６４はホス
トコンピュータ１０からの画像データを、メモリ制御回
路３２，３４による画像メモリ２８，３０の画像データ
記憶と同様に画像メモリ５８，６０に格納する。例え
ば、横４，０００画素、縦８，０００画素の画像では、
第１の実施例と全く同じに、画像データが画像メモリ５
８，６０に分割記憶される。即ち、図４に示すように記
憶される。

【００４４】画像メモリ５８，６０に記憶される画像デ
ータを画像形成装置１４に読み出す場合の動作を説明す
る。このとき、ＣＰＵ５０はアドレス・セレクタ７２を
アドレス発生回路６８の出力側に切り換える。

【００４５】メモリ制御回路６２，６４には、アドレス
発生回路６８の発生するアドレスにオフセット・レジス
タ７０の記憶するオフセットを加算したアドレスが、読
出しアドレスとして印加される。即ち、アドレス発生回
路６８の発生するアドレスは、オフセット・レジスタ７
０に記憶されるオフセットだけシフトされて、メモリ制
御回路６２，６４に印加されることになる。アドレス発
生回路６８の発生するアドレスから見た画像メモリ５
８，６０の記憶領域図を図６に示す。図６から分かるよ
うに、アドレス発生回路６８は、０から始まって連続的
に変化するアドレスを発生すればよい。

【００４６】画像メモリ５８，６０に記憶される画像デ
ータを画像形成装置１４に読み出すとき、ＣＰＵ５０
は、先ず、セレクタ６６を画像メモリ５８の出力側に切
り換えると共に、アドレス発生回路６８に画像幅を設定
する。

【００４７】アドレス発生回路６８は、ゼロ・アドレス
から始まって、画像形成装置１４からの同期信号に従い
ライン幅分のアドレスを順次発生する。このアドレス
は、先に説明したように、オフセット・レジスタ７０に
記憶されるオフセット値を加算されて、メモリ制御回路
６２，６４に印加される。メモリ制御回路６２，６４に
はＣＰＵ５０から読出し制御信号が印加される。メモリ
制御回路６２，６４は、加算器７４からのアドレス信号
から、それぞれ画像メモリ５８，６０からの読出しか否
かを判断し、メモリ制御回路６２又は同６４が、当該ア
ドレスの画像データを画像メモリ５８又は同６０から読
み出す。

【００４８】アドレス発生回路６８は画像形成装置１４
からの主走査方向同期信号をカウントする手段を具備
し、その値をＣＰＵ５０はシステム・バス７６を介して
読み出すことができる。このカウント値により、ＣＰＵ
５０は画像データを読み出すのが画像メモリ５８から画
像メモリ６０へ切り換わるタイミングを知ることがで
き、この切り換えに合わせてセレクタ６６を画像メモリ
６０の出力側に切り換える。

【００４９】セレクタ６６は画像メモリ５８，６０から
順に出力される画像データを、順次、画像形成装置１４
に印加する。画像形成装置１４はセレクタ６６からの画
像データを用紙上に印刷出力する。

【００５０】

【発明の効果】以上の説明から容易に理解できるよう
に、本発明によれば、画像データが２つの画像メモリの
連続したアドレスに記憶されると共に、１ラインの画像
データが２つの画像メモリ手段の境界を跨がって記憶さ
れることがなくなる。

【図面の簡単な説明】

【図１】本発明の第１実施例の概略構成ブロック図で
ある。

【図２】従来例の記憶領域図である。

【図３】第１実施例で画像メモリ２８のみを使用する
ときの記憶領域図である。

【図４】第１実施例で画像メモリ２８，３０を使用す
るときの記憶領域図である。

【図５】本発明の第２実施例の記憶領域図である。

【図６】第２実施例での記憶画像データの読出し時の
アドレス図である。

【符号の説明】

１０：ホストコンピュータ１２：画像処理装置１
４：画像形成装置１６：画像処理装置２０：ＣＰＵ
２２：ＲＯＭ２４：ＲＡＭ２６：インターフェー
ス２８，３０：画像メモリ３２，３４：メモリ制御
回路３：セレクタ３８：アドレス発生回路４０：シ
ステム・バス５０：ＣＰＵ５２：ＲＯＭ５４：Ｒ
ＡＭ５６：インターフェース５８，６０：画像メモ
リ６２，６４：メモリ制御回路６６：セレクタ６
８：アドレス発生回路７０：オフセット・レジスタ
７２：アドレス・セレクタ７４：加算器７６：シス
テム・バス

Claims

【特許請求の範囲】

【請求項１】連続するアドレスを割り当てられた第１
及び第２の画像メモリ手段を具備し、入力画像データを
１ラインのデータが当該第１及び第２の画像メモリ手段
の境界を跨がらないように記憶し、当該第１及び第２の
画像メモリ手段に記憶される画像データを、外部制御信
号に従い順次出力する画像処理装置であって、入力画像
データを記憶するのに当該第１及び第２の画像メモリ手
段の両方を必要とするとき、入力画像データのライン終
端のデータが当該第１の画像メモリ手段の終端アドレス
に位置するように、当該第１の画像メモリ手段の先頭記
憶領域に未使用領域を設けて当該入力画像データを当該
第１の画像メモリ手段に記憶し、当該第１の画像メモリ
手段に記憶し切れない入力画像データを当該第２の画像
メモリ手段に順に記憶し、当該第１及び第２の画像メモ
リ手段に記憶される画像データを上記外部制御信号に従
い読み出す書込み読出し制御手段を設けたことを特徴と
する画像処理装置。
【請求項２】上記書込み読出し制御手段が、上記入力
画像データを記憶するのに上記第１及び第２の画像メモ
リ手段の両方を必要とするとき、入力画像データのライ
ン終端のデータが当該第１の画像メモリ手段の終端アド
レスに位置するように、当該第１の画像メモリ手段の先
頭記憶領域に未使用領域を設けて当該入力画像データを
当該第１の画像メモリ手段に記憶し、当該第１の画像メ
モリ手段に記憶し切れない入力画像データを当該第２の
画像メモリ手段に順に記憶する書込み制御手段と、上記
外部制御信号に従い、当該未使用領域をスキップしたア
ドレスからスタートする、当該第１及び第２の画像メモ
リ手段の連続する読出しアドレスを発生する読出し制御
手段とからなる請求項１に記載の画像処理装置。
【請求項３】上記書込み制御手段が、入力画像の幅と
当該第１の画像メモリ手段の記憶容量から、当該第１の
画像メモリ手段の終端アドレスにラインの終端データが
位置するように、当該第１の画像メモリ手段の上記未使
用領域のオフセット・アドレスを算出するオフセット算
出手段と、当該第１及び第２の画像メモリ手段の書込み
アドレスとして、当該オフセット・アドレスからスター
トするアドレス信号を連続的に発生する書込みアドレス
発生手段とからなる請求項２に記載の画像処理装置。
【請求項４】上記読出し制御手段が、上記外部制御信
号に従って、上記第１及び第２の画像メモリ手段の読出
しアドレスとして、当該オフセット・アドレスからスタ
ートするアドレス信号を連続的に発生する読出しアドレ
ス発生手段である請求項２又は３に記載の画像処理装
置。
【請求項５】上記書込み制御手段が、入力画像の幅と
当該第１の画像メモリ手段の記憶容量から、当該第１の
画像メモリ手段の終端アドレスにラインの終端データが
位置するように、当該第１の画像メモリ手段の上記未使
用領域のオフセット・アドレスを算出するオフセット算
出手段と、当該オフセット・アドレスを記憶するオフセ
ット記憶手段と、当該第１の画像メモリ手段の開始アド
レスからスタートするアドレス信号を連続的に発生する
書込みアドレス発生手段と、当該書込みアドレス発生手
段の発生するアドレスに当該オフセット記憶手段に記憶
されるオフセットを加算し、当該第１及び第２の画像メ
モリ手段に書込みアドレスとして印加する加算手段とか
らなる請求項２に記載の画像処理装置。
【請求項６】上記読出し制御手段が、上記外部制御信
号に従って、上記第１及び第２の画像メモリ手段の読出
しアドレスとして、当該オフセット・アドレスからスタ
ートするアドレス信号を連続的に発生する読出しアドレ
ス発生手段である請求項５に記載の画像処理装置。
【請求項７】上記書込み読出し制御手段が、入力画像
の幅と当該第１の画像メモリ手段の記憶容量から、当該
第１の画像メモリ手段の終端アドレスにラインの終端デ
ータが位置するように、当該第１の画像メモリ手段の上
記未使用領域のオフセット・アドレスを算出するオフセ
ット算出手段と、当該オフセット・アドレスを記憶する
オフセット記憶手段と、当該第１の画像メモリ手段の開
始アドレスからスタートするアドレス信号を連続的に発
生する書込みアドレス発生手段と、上記外部制御信号に
従って、上記第１の画像メモリ手段の開始アドレスから
スタートするアドレスを連続的に発生する読出しアドレ
ス発生手段と、当該書込みアドレス発生手段及び当該読
出しアドレス発生手段の一方の発生するアドレスを選択
するアドレス選択手段と、当該アドレス選択手段により
選択されたアドレスに当該オフセット記憶手段に記憶さ
れるオフセットを加算し、当該第１及び第２の画像メモ
リ手段に書込み読出しアドレスとして印加する加算手段
とからなる請求項１に記載の画像処理装置。
【請求項８】上記外部制御信号が、画像出力手段から
の同期信号である請求項１乃至７の何れか１項に記載の
画像処理装置。