JP2758277B2 - シリアルプリンタにおけるｄｐｉ印字制御回路 - Google Patents
シリアルプリンタにおけるｄｐｉ印字制御回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、シリアルプリンタにお
けるＤＰＩ印字制御回路に関するものである。
けるＤＰＩ印字制御回路に関するものである。
【０００２】
【従来の技術】従来、シリアルプリンタにおいては、ガ
イドシャフトに沿ってキャリッジを移動させ、該キャリ
ッジに搭載された印字ヘッドの印字ワイヤを、インクリ
ボン及び印字媒体を介してプラテンに打撃することによ
って印字を行うようになっている。
イドシャフトに沿ってキャリッジを移動させ、該キャリ
ッジに搭載された印字ヘッドの印字ワイヤを、インクリ
ボン及び印字媒体を介してプラテンに打撃することによ
って印字を行うようになっている。
【０００３】図２は従来のシリアルプリンタの斜視図、
図３はヘッド部構成図、図４は印字ワイヤ配列図、図５
は印字ヘッドのスペース動作概要図、図６は回路ブロッ
ク図、図７はメモリデータ間ＤＭＡのタイムチャートで
ある。図２〜図４において、１はキャリッジ、２は印字
ヘッド、３はプラテン、４はインクリボンカートリッ
ジ、５は給電ケーブル、６はガイドシャフト、７は紙送
りモータである。
図３はヘッド部構成図、図４は印字ワイヤ配列図、図５
は印字ヘッドのスペース動作概要図、図６は回路ブロッ
ク図、図７はメモリデータ間ＤＭＡのタイムチャートで
ある。図２〜図４において、１はキャリッジ、２は印字
ヘッド、３はプラテン、４はインクリボンカートリッ
ジ、５は給電ケーブル、６はガイドシャフト、７は紙送
りモータである。
【０００４】上記キャリッジ１はインクリボンカートリ
ッジ４及び印字ヘッド２を搭載しており、ガイドシャフ
ト６に沿って左右に移動する。該ガイドシャフト６に並
列にプラテン３が配設されていて、該プラテン３は紙送
りモータ７によって回転させられる。上記印字ヘッド２
には印字ワイヤが配設されていて、インクリボン及びプ
ラテン３上の印字媒体を介してプラテン３を打撃し、印
字を行う。
ッジ４及び印字ヘッド２を搭載しており、ガイドシャフ
ト６に沿って左右に移動する。該ガイドシャフト６に並
列にプラテン３が配設されていて、該プラテン３は紙送
りモータ７によって回転させられる。上記印字ヘッド２
には印字ワイヤが配設されていて、インクリボン及びプ
ラテン３上の印字媒体を介してプラテン３を打撃し、印
字を行う。
【０００５】すなわち、この種のプリンタの印字ヘッド
２は＃１〜＃２４（図４参照）の印字ワイヤを有してお
り、印字ヘッド２を搭載したキャリッジ１は、該キャリ
ッジ１に実装されたキャリッジ駆動モータによってプラ
テン３の軸方向に移動し、この時任意のタイミングで給
電ケーブル５を介して印字ヘッド２の駆動コイルを励磁
するようになっている。そして、印字ワイヤが駆動され
て印字媒体にドット集合としての文字が形成される。１
行の印字が終了すると紙送りモータ７によって印字媒体
が適量移動させられ、次の印字動作が行われる。
２は＃１〜＃２４（図４参照）の印字ワイヤを有してお
り、印字ヘッド２を搭載したキャリッジ１は、該キャリ
ッジ１に実装されたキャリッジ駆動モータによってプラ
テン３の軸方向に移動し、この時任意のタイミングで給
電ケーブル５を介して印字ヘッド２の駆動コイルを励磁
するようになっている。そして、印字ワイヤが駆動され
て印字媒体にドット集合としての文字が形成される。１
行の印字が終了すると紙送りモータ７によって印字媒体
が適量移動させられ、次の印字動作が行われる。
【０００６】また、図５に示すように、印字ヘッド２の
移動する速度はプラテン３に沿って加速、定速、減速の
領域を持ち、定速領域において１行内の印字を行う。こ
こで、１行内で１２０ＤＰＩ印字と２４０ＤＰＩ印字が
混在している場合、それぞれの印字についてスペース動
作制御と印字ドット駆動タイミング制御を行っている。
移動する速度はプラテン３に沿って加速、定速、減速の
領域を持ち、定速領域において１行内の印字を行う。こ
こで、１行内で１２０ＤＰＩ印字と２４０ＤＰＩ印字が
混在している場合、それぞれの印字についてスペース動
作制御と印字ドット駆動タイミング制御を行っている。
【０００７】次に、ファームウェアによる印字ヘッド２
のスペース動作制御と印字ドット駆動タイミング制御に
ついて詳細に説明する。図６において、８は制御部中
枢、９は発振器、１０はＤＭＡ・ヘッド駆動コントロー
ル用のＬＳＩ、１１はＣＬＫ信号、１２はＣＰＵ、１３
は操作部回路、１４はセンサ回路、１５はプログラムＲ
ＯＭ、１６は外部ホストコンピュータ、１７はスペース
駆動インタフェースコントロール用のＬＳＩ、１８は制
御信号バス、１９はアドレスバス、２０は入出力ポー
ト、２１はアドレス／データバス、２２はスペース駆動
回路、２３は紙送り制御回路、２４はヘッド駆動制御回
路、２５は紙送りモータ、２７は駆動モータ、２９はＲ
ＡＭ制御信号（ＲＡＳ，ＣＡＳ，ＲＡＭＲＤ，ＲＡＭＷ
Ｒ）バス、３０はＲＡＭ（Ｄ−ＲＡＭ）、３１はＣＧ−
ＲＯＭ制御信号（ＣＳ，ＲＯＭＲＤ）バス、３２はＣＧ
−ＲＯＭである。
のスペース動作制御と印字ドット駆動タイミング制御に
ついて詳細に説明する。図６において、８は制御部中
枢、９は発振器、１０はＤＭＡ・ヘッド駆動コントロー
ル用のＬＳＩ、１１はＣＬＫ信号、１２はＣＰＵ、１３
は操作部回路、１４はセンサ回路、１５はプログラムＲ
ＯＭ、１６は外部ホストコンピュータ、１７はスペース
駆動インタフェースコントロール用のＬＳＩ、１８は制
御信号バス、１９はアドレスバス、２０は入出力ポー
ト、２１はアドレス／データバス、２２はスペース駆動
回路、２３は紙送り制御回路、２４はヘッド駆動制御回
路、２５は紙送りモータ、２７は駆動モータ、２９はＲ
ＡＭ制御信号（ＲＡＳ，ＣＡＳ，ＲＡＭＲＤ，ＲＡＭＷ
Ｒ）バス、３０はＲＡＭ（Ｄ−ＲＡＭ）、３１はＣＧ−
ＲＯＭ制御信号（ＣＳ，ＲＯＭＲＤ）バス、３２はＣＧ
−ＲＯＭである。
【０００８】上記発振器９は基本クロックを作るための
信号を発生し、該信号をＬＳＩ１０に入力する。該ＬＳ
Ｉ１０はその入力信号をＣＬＫ信号１１としてそのまま
出力し、ＣＰＵ１２に入力する。該ＣＬＫ信号１１を受
けたＣＰＵ１２は、これを基本クロックとして操作部回
路１３との間で入出力を行い、主に用紙状態を検知する
センサ回路１４からの入力を行い、プログラムＲＯＭ１
５のプログラム及び外部ホストコンピュータ１６との間
で送受信された条件に応じて制御信号（ＡＬＫ，ＰＳＥ
Ｎ，ＷＲＮ，ＲＤＮ）及びアドレス信号をＬＳＩ１０及
びＬＳＩ１７に出力するとともに、アドレス／データ信
号の入出力を繰り返す。ここで、２０はＣＰＵ１２と操
作部回路１３間で送受信を行う入出力ポート、１９はＣ
ＰＵ１２からプログラムＲＯＭ１５、ＬＳＩ１０及びＬ
ＳＩ１７へ送信を行うアドレスバス、２１はＣＰＵ１
２、ＬＳＩ１０、ＬＳＩ１７及びプログラムＲＯＭ１５
間で送受信を行うアドレス／データバス、１８はＬＳＩ
１０とＬＳＩ１７に送信する制御信号バスである。
信号を発生し、該信号をＬＳＩ１０に入力する。該ＬＳ
Ｉ１０はその入力信号をＣＬＫ信号１１としてそのまま
出力し、ＣＰＵ１２に入力する。該ＣＬＫ信号１１を受
けたＣＰＵ１２は、これを基本クロックとして操作部回
路１３との間で入出力を行い、主に用紙状態を検知する
センサ回路１４からの入力を行い、プログラムＲＯＭ１
５のプログラム及び外部ホストコンピュータ１６との間
で送受信された条件に応じて制御信号（ＡＬＫ，ＰＳＥ
Ｎ，ＷＲＮ，ＲＤＮ）及びアドレス信号をＬＳＩ１０及
びＬＳＩ１７に出力するとともに、アドレス／データ信
号の入出力を繰り返す。ここで、２０はＣＰＵ１２と操
作部回路１３間で送受信を行う入出力ポート、１９はＣ
ＰＵ１２からプログラムＲＯＭ１５、ＬＳＩ１０及びＬ
ＳＩ１７へ送信を行うアドレスバス、２１はＣＰＵ１
２、ＬＳＩ１０、ＬＳＩ１７及びプログラムＲＯＭ１５
間で送受信を行うアドレス／データバス、１８はＬＳＩ
１０とＬＳＩ１７に送信する制御信号バスである。
【０００９】ＬＳＩ１７はインタフェースコントロー
ル、紙送り制御のほかにＤＰＩ、ＣＰＩの印字条件によ
ってスペース駆動時間の制御を行い、これをスペース駆
動回路２２によって更に制御し、制御信号を給電ケーブ
ル５を介してキャリッジ１の駆動モータ２７に供給し、
印字ヘッド２のスペース動作を行う。ここで、１行分の
印字、スペース動作を終了すると、紙送り制御回路２３
は紙送り動作命令を紙送りモータ２５に送信し、印字媒
体を適量移動する。
ル、紙送り制御のほかにＤＰＩ、ＣＰＩの印字条件によ
ってスペース駆動時間の制御を行い、これをスペース駆
動回路２２によって更に制御し、制御信号を給電ケーブ
ル５を介してキャリッジ１の駆動モータ２７に供給し、
印字ヘッド２のスペース動作を行う。ここで、１行分の
印字、スペース動作を終了すると、紙送り制御回路２３
は紙送り動作命令を紙送りモータ２５に送信し、印字媒
体を適量移動する。
【００１０】上記ＬＳＩ１０においては、ＤＭＡ制御と
ヘッド駆動制御が行われ、ヘッド駆動制御によってスペ
ース駆動に対応する印字ドット駆動タイミング制御が行
われ、制御信号はヘッド駆動制御回路２４、給電ケーブ
ル５を介してキャリッジ１の印字ヘッド２に供給され
る。次に、印字データ処理について図を併用して説明す
る。
ヘッド駆動制御が行われ、ヘッド駆動制御によってスペ
ース駆動に対応する印字ドット駆動タイミング制御が行
われ、制御信号はヘッド駆動制御回路２４、給電ケーブ
ル５を介してキャリッジ１の印字ヘッド２に供給され
る。次に、印字データ処理について図を併用して説明す
る。
【００１１】図５において、２８はプラテン３に１行分
を印字した時の印字データの構成を示す。ｎ，…，ｎ＋
５，…はそれぞれ８ビットのデータ量を持ち、縦２４ビ
ット構成となる。実際の印字データはＬＳＩ１０による
ＤＭＡ制御によって処理され、ＣＰＵ１２からの制御信
号（ＡＬＫ，ＰＳＥＮ，ＷＲＮ，ＲＤＮ）、アドレス／
データ信号及びアドレス信号がＬＳＩ１０に送出され、
これらの信号条件に応じてＲＡＭ制御信号バス２９を介
してＲＡＭ制御用信号がＲＡＭ３０に、ＣＧ−ＲＯＭ制
御信号バス３１を介してＣＧ−ＲＯＭ制御用信号がＣＧ
−ＲＯＭ３２にそれぞれ送出される。これにより、ＲＯ
Ｍ→ＲＡＭ間でＲＡＭ／ＲＯＭデータバス２６を介して
ＲＡＭ／ＲＯＭデータの読出し及び書込みを行うことが
できる。
を印字した時の印字データの構成を示す。ｎ，…，ｎ＋
５，…はそれぞれ８ビットのデータ量を持ち、縦２４ビ
ット構成となる。実際の印字データはＬＳＩ１０による
ＤＭＡ制御によって処理され、ＣＰＵ１２からの制御信
号（ＡＬＫ，ＰＳＥＮ，ＷＲＮ，ＲＤＮ）、アドレス／
データ信号及びアドレス信号がＬＳＩ１０に送出され、
これらの信号条件に応じてＲＡＭ制御信号バス２９を介
してＲＡＭ制御用信号がＲＡＭ３０に、ＣＧ−ＲＯＭ制
御信号バス３１を介してＣＧ−ＲＯＭ制御用信号がＣＧ
−ＲＯＭ３２にそれぞれ送出される。これにより、ＲＯ
Ｍ→ＲＡＭ間でＲＡＭ／ＲＯＭデータバス２６を介して
ＲＡＭ／ＲＯＭデータの読出し及び書込みを行うことが
できる。
【００１２】メモリデータ間ＤＭＡ（ＲＯＭ→ＲＡＭ）
の時間的関係を図７に示す。３３がＤＭＡ起動モード、
３４が６バイト転送時のＤＭＡ動作モード、３５がＤＭ
Ａ終了後のＤ−ＲＡＭリフレッシュモードである。
の時間的関係を図７に示す。３３がＤＭＡ起動モード、
３４が６バイト転送時のＤＭＡ動作モード、３５がＤＭ
Ａ終了後のＤ−ＲＡＭリフレッシュモードである。
【００１３】
【発明が解決しようとする課題】しかしながら、上記従
来のシリアルプリンタにおけるＤＰＩ印字制御回路にお
いては、各ＤＰＩ印字におけるスペース動作制御と印字
ドット駆動タイミング制御の処理をファームウェアに依
存しているため、１２０ＤＰＩ印字と２４０ＤＰＩ印字
が同一行内に混在している場合、ＤＰＩを切り換えるご
とに複雑なプログラム処理が必要となり、スループット
の向上が困難となる。
来のシリアルプリンタにおけるＤＰＩ印字制御回路にお
いては、各ＤＰＩ印字におけるスペース動作制御と印字
ドット駆動タイミング制御の処理をファームウェアに依
存しているため、１２０ＤＰＩ印字と２４０ＤＰＩ印字
が同一行内に混在している場合、ＤＰＩを切り換えるご
とに複雑なプログラム処理が必要となり、スループット
の向上が困難となる。
【００１４】本発明は、上記従来のシリアルプリンタに
おけるＤＰＩ印字制御回路の問題点を解決して、ドット
密度の異なる印字が同一行内に混在していても、所定の
ドット密度の印字制御で、ドット密度を切り換えて印字
を行うことができ、しかも、高速で印字データの処理を
行うことができるシリアルプリンタにおけるＤＰＩ印字
制御回路を提供することを目的とする。
おけるＤＰＩ印字制御回路の問題点を解決して、ドット
密度の異なる印字が同一行内に混在していても、所定の
ドット密度の印字制御で、ドット密度を切り換えて印字
を行うことができ、しかも、高速で印字データの処理を
行うことができるシリアルプリンタにおけるＤＰＩ印字
制御回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】そのために、本発明のシ
リアルプリンタにおけるＤＰＩ印字制御回路において
は、ＣＰＵ、該ＣＰＵから制御信号を受けてＤＭＡ制御
を行うＤＭＡ制御回路、該ＤＭＡ制御回路と接続され、
データの転送元となるＲＯＭ、及び上記ＤＭＡ制御回路
と接続され、データの転送先となるＲＡＭとを備える。
リアルプリンタにおけるＤＰＩ印字制御回路において
は、ＣＰＵ、該ＣＰＵから制御信号を受けてＤＭＡ制御
を行うＤＭＡ制御回路、該ＤＭＡ制御回路と接続され、
データの転送元となるＲＯＭ、及び上記ＤＭＡ制御回路
と接続され、データの転送先となるＲＡＭとを備える。
【００１６】また、上記ＤＭＡ制御回路は、ＤＭＡ動作
のための遅延タイミングを発生させるとともに、ＤＰＩ
の切換えに伴い選択的にＮＵＬＬ信号を発生させるタイ
ミング発生回路と、上記ＲＯＭ及びＲＡＭに対してアド
レス信号を出力するアドレス制御回路と、該アドレス制
御回路に対して転送元アドレス信号をカウント出力する
転送元アドレスカウンタ制御回路と、上記アドレス制御
回路に対して転送先アドレス信号をカウント出力する転
送先アドレスカウンタ制御回路と、転送バイト数をカウ
ントする転送バイト数カウンタ制御回路と、転送するＲ
ＯＭ／ＲＡＭデータの制御を行うためのＲＯＭ／ＲＡＭ
データ制御回路と、ＮＵＬＬの有効／無効を設定するモ
ード設定手段とを有する。
のための遅延タイミングを発生させるとともに、ＤＰＩ
の切換えに伴い選択的にＮＵＬＬ信号を発生させるタイ
ミング発生回路と、上記ＲＯＭ及びＲＡＭに対してアド
レス信号を出力するアドレス制御回路と、該アドレス制
御回路に対して転送元アドレス信号をカウント出力する
転送元アドレスカウンタ制御回路と、上記アドレス制御
回路に対して転送先アドレス信号をカウント出力する転
送先アドレスカウンタ制御回路と、転送バイト数をカウ
ントする転送バイト数カウンタ制御回路と、転送するＲ
ＯＭ／ＲＡＭデータの制御を行うためのＲＯＭ／ＲＡＭ
データ制御回路と、ＮＵＬＬの有効／無効を設定するモ
ード設定手段とを有する。
【００１７】そして、上記転送元アドレスカウンタ制御
回路は、ＮＵＬＬの有効時において上記ＮＵＬＬ信号を
受けた場合にアドレスカウントを停止する手段を備え、
上記転送先アドレスカウンタ制御回路は、ＮＵＬＬの有
効時において上記ＮＵＬＬ信号を受けた場合にアドレス
カウントを継続する手段を備え、上記ＲＯＭ／ＲＡＭデ
ータ制御回路は、ＮＵＬＬの有効時において上記ＮＵＬ
Ｌ信号を受けた場合に上記ＲＯＭ／ＲＡＭデータの論理
値を０にする手段を備える。
回路は、ＮＵＬＬの有効時において上記ＮＵＬＬ信号を
受けた場合にアドレスカウントを停止する手段を備え、
上記転送先アドレスカウンタ制御回路は、ＮＵＬＬの有
効時において上記ＮＵＬＬ信号を受けた場合にアドレス
カウントを継続する手段を備え、上記ＲＯＭ／ＲＡＭデ
ータ制御回路は、ＮＵＬＬの有効時において上記ＮＵＬ
Ｌ信号を受けた場合に上記ＲＯＭ／ＲＡＭデータの論理
値を０にする手段を備える。
【００１８】
【作用】本発明によれば、上記のようにシリアルプリン
タにおけるＤＰＩ印字制御回路においては、ＣＰＵ、該
ＣＰＵから制御信号を受けてＤＭＡ制御を行うＤＭＡ制
御回路、該ＤＭＡ制御回路と接続され、データの転送元
となるＲＯＭ、及び上記ＤＭＡ制御回路と接続され、デ
ータの転送先となるＲＡＭを備える。また、上記ＤＭＡ
制御回路は、ＤＭＡ動作のための遅延タイミングを発生
させるとともに、ＤＰＩの切換えに伴い選択的にＮＵＬ
Ｌ信号を発生させるタイミング発生回路と、上記ＲＯＭ
及びＲＡＭに対してアドレス信号を出力するアドレス制
御回路と、該アドレス制御回路に対して転送元アドレス
信号をカウント出力する転送元アドレスカウンタ制御回
路と、上記アドレス制御回路に対して転送先アドレス信
号をカウント出力する転送先アドレスカウンタ制御回路
と、転送バイト数をカウントする転送バイト数カウンタ
制御回路と、転送するＲＯＭ／ＲＡＭデータの制御を行
うためのＲＯＭ／ＲＡＭデータ制御回路と、ＮＵＬＬの
有効／無効を設定するモード設定手段とを有する。
タにおけるＤＰＩ印字制御回路においては、ＣＰＵ、該
ＣＰＵから制御信号を受けてＤＭＡ制御を行うＤＭＡ制
御回路、該ＤＭＡ制御回路と接続され、データの転送元
となるＲＯＭ、及び上記ＤＭＡ制御回路と接続され、デ
ータの転送先となるＲＡＭを備える。また、上記ＤＭＡ
制御回路は、ＤＭＡ動作のための遅延タイミングを発生
させるとともに、ＤＰＩの切換えに伴い選択的にＮＵＬ
Ｌ信号を発生させるタイミング発生回路と、上記ＲＯＭ
及びＲＡＭに対してアドレス信号を出力するアドレス制
御回路と、該アドレス制御回路に対して転送元アドレス
信号をカウント出力する転送元アドレスカウンタ制御回
路と、上記アドレス制御回路に対して転送先アドレス信
号をカウント出力する転送先アドレスカウンタ制御回路
と、転送バイト数をカウントする転送バイト数カウンタ
制御回路と、転送するＲＯＭ／ＲＡＭデータの制御を行
うためのＲＯＭ／ＲＡＭデータ制御回路と、ＮＵＬＬの
有効／無効を設定するモード設定手段とを有する。
【００１９】そして、上記転送元アドレスカウンタ制御
回路は、ＮＵＬＬの有効時において上記ＮＵＬＬ信号を
受けた場合にアドレスカウントを停止する手段を備え、
上記転送先アドレスカウンタ制御回路は、ＮＵＬＬの有
効時において上記ＮＵＬＬ信号を受けた場合にアドレス
カウントを継続する手段を備え、上記ＲＯＭ／ＲＡＭデ
ータ制御回路は、ＮＵＬＬの有効時において上記ＮＵＬ
Ｌ信号を受けた場合に上記ＲＯＭ／ＲＡＭデータの論理
値を０にする手段を備える。
回路は、ＮＵＬＬの有効時において上記ＮＵＬＬ信号を
受けた場合にアドレスカウントを停止する手段を備え、
上記転送先アドレスカウンタ制御回路は、ＮＵＬＬの有
効時において上記ＮＵＬＬ信号を受けた場合にアドレス
カウントを継続する手段を備え、上記ＲＯＭ／ＲＡＭデ
ータ制御回路は、ＮＵＬＬの有効時において上記ＮＵＬ
Ｌ信号を受けた場合に上記ＲＯＭ／ＲＡＭデータの論理
値を０にする手段を備える。
【００２０】この場合、上記転送元アドレスカウンタ制
御回路に転送元アドレスが、転送先アドレスカウンタ制
御回路に転送先アドレスが、転送バイト数カウンタ制御
回路に転送バイト数がそれぞれセットされると、タイミ
ング発生回路が発生させるタイミングに合わせて上記ア
ドレス制御回路に対して転送元アドレス信号及び転送先
アドレス信号がカウント出力され、該アドレス制御回路
から上記ＲＯＭ及びＲＡＭに対してアドレス信号が出力
される。この場合、ドット密度が異なる印字が同一行内
に混在していると、上記タイミング発生回路から選択的
にＮＵＬＬ信号が発生させられるようになっているの
で、ＮＵＬＬ信号が発生させられてドット密度が切り換
わると、ＮＵＬＬ信号が上記転送元アドレスカウンタ制
御回路、転送先アドレスカウンタ制御回路及びＲＯＭ／
ＲＡＭデータ制御回路に送られる。
御回路に転送元アドレスが、転送先アドレスカウンタ制
御回路に転送先アドレスが、転送バイト数カウンタ制御
回路に転送バイト数がそれぞれセットされると、タイミ
ング発生回路が発生させるタイミングに合わせて上記ア
ドレス制御回路に対して転送元アドレス信号及び転送先
アドレス信号がカウント出力され、該アドレス制御回路
から上記ＲＯＭ及びＲＡＭに対してアドレス信号が出力
される。この場合、ドット密度が異なる印字が同一行内
に混在していると、上記タイミング発生回路から選択的
にＮＵＬＬ信号が発生させられるようになっているの
で、ＮＵＬＬ信号が発生させられてドット密度が切り換
わると、ＮＵＬＬ信号が上記転送元アドレスカウンタ制
御回路、転送先アドレスカウンタ制御回路及びＲＯＭ／
ＲＡＭデータ制御回路に送られる。
【００２１】そして、モード設定手段によってＮＵＬＬ
の有効／無効が設定される。この場合、上記転送元アド
レスカウンタ制御回路は、ドット密度が切り換えられる
と、ＮＵＬＬの有効時において上記ＮＵＬＬ信号を受け
た場合にアドレスカウントを停止し、上記転送先アドレ
スカウンタ制御回路は、ＮＵＬＬの有効時において上記
ＮＵＬＬ信号を受けた場合にアドレスカウントを継続
し、上記ＲＯＭ／ＲＡＭデータ制御回路は、ＮＵＬＬの
有効時において上記ＮＵＬＬ信号を受けた場合に上記Ｒ
ＯＭ／ＲＡＭデータの論理値を０にする。
の有効／無効が設定される。この場合、上記転送元アド
レスカウンタ制御回路は、ドット密度が切り換えられる
と、ＮＵＬＬの有効時において上記ＮＵＬＬ信号を受け
た場合にアドレスカウントを停止し、上記転送先アドレ
スカウンタ制御回路は、ＮＵＬＬの有効時において上記
ＮＵＬＬ信号を受けた場合にアドレスカウントを継続
し、上記ＲＯＭ／ＲＡＭデータ制御回路は、ＮＵＬＬの
有効時において上記ＮＵＬＬ信号を受けた場合に上記Ｒ
ＯＭ／ＲＡＭデータの論理値を０にする。
【００２２】一方、印字ヘッドは、ドット密度を切り換
えないままの印字のスペース動作及び印字ヘッド駆動タ
イミングで印字を行う。
えないままの印字のスペース動作及び印字ヘッド駆動タ
イミングで印字を行う。
【００２３】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の実施例を示すシ
リアルプリンタにおけるＤＰＩ印字制御回路のＤＭＡ制
御回路ブロック図、図８はＮＵＬＬコントロール回路
図、図９はＮＵＬＬコントロール回路のタイムチャー
ト、図１０はメモリデータ間ＤＭＡのタイムチャート、
図１１は本発明の実施例における１２０ＤＰＩ印字時の
印字データブロック図である。また、図１は図６の回路
ブロック図におけるＬＳＩ１０のＤＭＡ制御に関するＤ
ＭＡ制御回路を示している。
ながら詳細に説明する。図１は本発明の実施例を示すシ
リアルプリンタにおけるＤＰＩ印字制御回路のＤＭＡ制
御回路ブロック図、図８はＮＵＬＬコントロール回路
図、図９はＮＵＬＬコントロール回路のタイムチャー
ト、図１０はメモリデータ間ＤＭＡのタイムチャート、
図１１は本発明の実施例における１２０ＤＰＩ印字時の
印字データブロック図である。また、図１は図６の回路
ブロック図におけるＬＳＩ１０のＤＭＡ制御に関するＤ
ＭＡ制御回路を示している。
【００２４】図１において、ＤＭＡ制御回路はタイミン
グ発生回路３６、転送元アドレスカウンタ制御回路３
７、転送先アドレスカウンタ制御回路３８、転送バイト
数カウンタ制御回路３９、アドレス制御回路４０及びＲ
ＯＭ／ＲＡＭデータ制御回路４１から成る。入力信号に
はアドレスバス１９の信号、アドレス／データバス２１
の信号、制御信号バス１８（図６参照）の信号があり、
出力信号としてはＲＡＭアドレスバス４２の信号、ＲＯ
Ｍアドレスバス４３の信号、ＲＯＭ／ＲＡＭデータバス
３３の信号、ＲＡＭ制御信号バス２９のＲＡＭ制御用信
号（ＲＡＳ，ＣＡＳ，ＲＡＭＲＤ，ＲＡＭＷＲ）、ＣＧ
−ＲＯＭ制御信号バス３１のＣＧ−ＲＯＭ制御用信号
（ＣＳ，ＲＯＭＲＤ）がある。また、転送バイト数カウ
ンタ制御回路３９から出力される信号４５は、ＤＭＡ転
送時に設定する転送バイト数に対応して発生する。
グ発生回路３６、転送元アドレスカウンタ制御回路３
７、転送先アドレスカウンタ制御回路３８、転送バイト
数カウンタ制御回路３９、アドレス制御回路４０及びＲ
ＯＭ／ＲＡＭデータ制御回路４１から成る。入力信号に
はアドレスバス１９の信号、アドレス／データバス２１
の信号、制御信号バス１８（図６参照）の信号があり、
出力信号としてはＲＡＭアドレスバス４２の信号、ＲＯ
Ｍアドレスバス４３の信号、ＲＯＭ／ＲＡＭデータバス
３３の信号、ＲＡＭ制御信号バス２９のＲＡＭ制御用信
号（ＲＡＳ，ＣＡＳ，ＲＡＭＲＤ，ＲＡＭＷＲ）、ＣＧ
−ＲＯＭ制御信号バス３１のＣＧ−ＲＯＭ制御用信号
（ＣＳ，ＲＯＭＲＤ）がある。また、転送バイト数カウ
ンタ制御回路３９から出力される信号４５は、ＤＭＡ転
送時に設定する転送バイト数に対応して発生する。
【００２５】上記構成のＤＭＡ制御回路において、ＣＧ
−ＲＯＭ３２からＲＡＭ３０へのデータ転送などの単純
作業については、ＣＰＵ１２を介さずＤＭＡ動作によっ
て行い、処理の高速化を図っている。すなわち、ＣＧ−
ＲＯＭ３２から読み出すべき情報の記憶箇所（アドレ
ス）、情報量（サイズ）及びＲＡＭ３０に書き込むべき
情報の記憶箇所（アドレス）の指示だけをＣＰＵ１２か
ら受け、それ以降はＤＭＡ制御回路すなわちＬＳＩ１０
が独自にＣＧ−ＲＯＭ３２から情報を読み出し、ＤＭＡ
転送によってＲＡＭ３０に書き込むようになっている。
−ＲＯＭ３２からＲＡＭ３０へのデータ転送などの単純
作業については、ＣＰＵ１２を介さずＤＭＡ動作によっ
て行い、処理の高速化を図っている。すなわち、ＣＧ−
ＲＯＭ３２から読み出すべき情報の記憶箇所（アドレ
ス）、情報量（サイズ）及びＲＡＭ３０に書き込むべき
情報の記憶箇所（アドレス）の指示だけをＣＰＵ１２か
ら受け、それ以降はＤＭＡ制御回路すなわちＬＳＩ１０
が独自にＣＧ−ＲＯＭ３２から情報を読み出し、ＤＭＡ
転送によってＲＡＭ３０に書き込むようになっている。
【００２６】そして、アドレス制御回路４０には、アド
レスバス１９を介して送られるＣＰＵアドレス、上記転
送元アドレスカウンタ制御回路３７から転送元アドレス
バス５７を介して出力される転送元アドレス信号及び転
送先アドレスカウンタ制御回路３８から転送先アドレス
バス５８を介して出力される転送先アドレス信号が入力
され、タイミング発生回路３６から出力されるＤＭＡ制
御信号によって、ＲＡＭ３０及びＣＧ−ＲＯＭ３２への
出力アドレスを選択する。
レスバス１９を介して送られるＣＰＵアドレス、上記転
送元アドレスカウンタ制御回路３７から転送元アドレス
バス５７を介して出力される転送元アドレス信号及び転
送先アドレスカウンタ制御回路３８から転送先アドレス
バス５８を介して出力される転送先アドレス信号が入力
され、タイミング発生回路３６から出力されるＤＭＡ制
御信号によって、ＲＡＭ３０及びＣＧ−ＲＯＭ３２への
出力アドレスを選択する。
【００２７】ＣＰＵ１２は、プログラムＲＯＭ１５に書
かれた手順に従って、外部装置から入力された情報の処
理を行う。ＤＭＡ動作が要求されると、ＣＰＵ１２はＲ
ＡＭ３０内に割り当てられた転送先アドレスと、ＣＧ−
ＲＯＭ３２内の転送すべき文字の転送元アドレス及び転
送量（転送バイト数）を算出し、各セット値を転送元ア
ドレスカウンタ制御回路３７、転送先アドレスカウンタ
制御回路３８、及び転送バイト数カウンタ制御回路３９
にセットする。
かれた手順に従って、外部装置から入力された情報の処
理を行う。ＤＭＡ動作が要求されると、ＣＰＵ１２はＲ
ＡＭ３０内に割り当てられた転送先アドレスと、ＣＧ−
ＲＯＭ３２内の転送すべき文字の転送元アドレス及び転
送量（転送バイト数）を算出し、各セット値を転送元ア
ドレスカウンタ制御回路３７、転送先アドレスカウンタ
制御回路３８、及び転送バイト数カウンタ制御回路３９
にセットする。
【００２８】その後、ＣＰＵ１２がＬＳＩ１０へＤＭＡ
動作の開始を指示すると、ＤＭＡ動作が開始される。こ
の際ＣＰＵ１２は、アドレス／データバス２１を介して
独自にプログラムＲＯＭ１５とアクセスする。そして、
上述したように上記タイミング発生回路３６は、ＣＰＵ
１２から制御信号を受けると内蔵するフリップフロップ
によって遅延タイミングを発生する。
動作の開始を指示すると、ＤＭＡ動作が開始される。こ
の際ＣＰＵ１２は、アドレス／データバス２１を介して
独自にプログラムＲＯＭ１５とアクセスする。そして、
上述したように上記タイミング発生回路３６は、ＣＰＵ
１２から制御信号を受けると内蔵するフリップフロップ
によって遅延タイミングを発生する。
【００２９】また、タイミング発生回路３６から、ＮＵ
ＬＬの有効／無効の条件によって変化するＮＵＬＬ信号
４４が出力される。そのために、図８に示すように、Ｎ
ＵＬＬコントロール回路が上記タイミング発生回路３６
内に配設される。また、フリップフロップ４６はＮＵＬ
Ｌの有効／無効を設定するものであり、フリップフロッ
プ４６のＤに入力されるＤ１信号が“Ｈ”のときＮＵＬ
Ｌが有効になり、Ｄ１信号が“Ｌ”のときＮＵＬＬが無
効になる。フリップフロップ４６のＧにはＤＭＡ転送開
始以前において、任意のタイミングでＭＯＤＥＳＥＴ信
号が入力される。該ＭＯＤＥＳＥＴ信号が入力される
と、図示しないモード設定手段によってＮＵＬＬの有効
／無効のモードが設定される。ここで、ＮＵＬＬが無効
に設定されると、アンドゲート４７の出力は常に“Ｌ”
になり、フリップフロップ４８のＱＡから出力されるＮ
ＵＬＬ信号４４も常に“Ｌ”になる。また、ＮＵＬＬが
有効に設定されると、アンドゲート４７の一方の入力
が、常に有効になり、アンドゲート４７の出力はフリッ
プフロップ４８のＱＮから出力される信号に基づいて変
化する。
ＬＬの有効／無効の条件によって変化するＮＵＬＬ信号
４４が出力される。そのために、図８に示すように、Ｎ
ＵＬＬコントロール回路が上記タイミング発生回路３６
内に配設される。また、フリップフロップ４６はＮＵＬ
Ｌの有効／無効を設定するものであり、フリップフロッ
プ４６のＤに入力されるＤ１信号が“Ｈ”のときＮＵＬ
Ｌが有効になり、Ｄ１信号が“Ｌ”のときＮＵＬＬが無
効になる。フリップフロップ４６のＧにはＤＭＡ転送開
始以前において、任意のタイミングでＭＯＤＥＳＥＴ信
号が入力される。該ＭＯＤＥＳＥＴ信号が入力される
と、図示しないモード設定手段によってＮＵＬＬの有効
／無効のモードが設定される。ここで、ＮＵＬＬが無効
に設定されると、アンドゲート４７の出力は常に“Ｌ”
になり、フリップフロップ４８のＱＡから出力されるＮ
ＵＬＬ信号４４も常に“Ｌ”になる。また、ＮＵＬＬが
有効に設定されると、アンドゲート４７の一方の入力
が、常に有効になり、アンドゲート４７の出力はフリッ
プフロップ４８のＱＮから出力される信号に基づいて変
化する。
【００３０】また、フリップフロップ４９，５０、ナン
ドゲート５１、オアゲート５２は、ＤＭＡ転送時におい
て３バイトだけカウントするための非同期カウンタとそ
れを制御するゲートである。オアゲート５２から出力さ
れる信号は、ＮＵＬＬ信号４４を最終的に出力するフリ
ップフロップ４８のＣに入力される。また、ノアゲート
５４から出力される信号はフリップフロップ５５のＤに
入力され、該フリップフロップ５５のＱＡから出力され
る信号はオアゲート５３の一方に入力される。該オアゲ
ート５３の他方にはＮＵＬＬコントロール回路をクリア
するためのＮＵＬＬＣＬＲ信号が入力される。該ＮＵＬ
ＬＣＬＲ信号は、ＤＭＡデータ転送終了後に出力され
る。これらの信号の時間的関係を図９に示す。
ドゲート５１、オアゲート５２は、ＤＭＡ転送時におい
て３バイトだけカウントするための非同期カウンタとそ
れを制御するゲートである。オアゲート５２から出力さ
れる信号は、ＮＵＬＬ信号４４を最終的に出力するフリ
ップフロップ４８のＣに入力される。また、ノアゲート
５４から出力される信号はフリップフロップ５５のＤに
入力され、該フリップフロップ５５のＱＡから出力され
る信号はオアゲート５３の一方に入力される。該オアゲ
ート５３の他方にはＮＵＬＬコントロール回路をクリア
するためのＮＵＬＬＣＬＲ信号が入力される。該ＮＵＬ
ＬＣＬＲ信号は、ＤＭＡデータ転送終了後に出力され
る。これらの信号の時間的関係を図９に示す。
【００３１】ここで、ＮＵＬＬ信号４４が“Ｈ”の状態
の時は、図１の転送バイト数カウンタ制御回路３９内で
のバイト数カウントを停止しているので、図１０に示す
ように任意に設定した転送バイト数が６バイトであって
も実際の転送バイト数は１２バイトとなる。そして、Ｄ
ＭＡ制御信号であるＣＡＳ、ＣＳ、ＲＯＭアドレス、Ｒ
ＯＭＲＤ、ＲＡＭアドレス、ＲＡＭＷＲ、ＲＯＭ／ＲＡ
Ｍデータ５９、ＲＡＭＲＤも同様に１２バイトの制御を
行う。
の時は、図１の転送バイト数カウンタ制御回路３９内で
のバイト数カウントを停止しているので、図１０に示す
ように任意に設定した転送バイト数が６バイトであって
も実際の転送バイト数は１２バイトとなる。そして、Ｄ
ＭＡ制御信号であるＣＡＳ、ＣＳ、ＲＯＭアドレス、Ｒ
ＯＭＲＤ、ＲＡＭアドレス、ＲＡＭＷＲ、ＲＯＭ／ＲＡ
Ｍデータ５９、ＲＡＭＲＤも同様に１２バイトの制御を
行う。
【００３２】また、転送元アドレスカウンタ制御回路３
７から出力される転送元アドレス信号もＮＵＬＬ信号４
４が“Ｈ”の時はアドレスカウントを停止するためＲＯ
Ｍアドレス信号は図１０のようになる。また、転送先ア
ドレスカウンタ制御回路３８から出力される転送先アド
レス信号は、ＮＵＬＬ信号４４が“Ｈ”の時もカウント
アップを行うため、図１０のＲＡＭアドレス信号に示す
ような信号が得られる。また、ＲＯＭ／ＲＡＭデータ５
９の論理値は、ＮＵＬＬ信号４４が“Ｈ”の時はＲＯＭ
／ＲＡＭデータ制御回路４１によって０になる。ＣＰＵ
信号は図７のＣＰＵ信号５６と共通である。このよう
に、ＮＵＬＬコントロール回路を内蔵するＤＭＡ制御回
路を持つことにより、図１０のメモリデータ間ＤＭＡ
（ＲＯＭ→ＲＡＭ）タイムチャートの様なＤＭＡデータ
転送が行われ、１２０ＤＰＩモード時において図１１に
示すように印字データ６０を印字データ６１に変換す
る。その結果、２４０ＤＰＩの印字ヘッド２によるスペ
ース動作及び印字ヘッド駆動タイミングと同様の制御を
行うことができる。
７から出力される転送元アドレス信号もＮＵＬＬ信号４
４が“Ｈ”の時はアドレスカウントを停止するためＲＯ
Ｍアドレス信号は図１０のようになる。また、転送先ア
ドレスカウンタ制御回路３８から出力される転送先アド
レス信号は、ＮＵＬＬ信号４４が“Ｈ”の時もカウント
アップを行うため、図１０のＲＡＭアドレス信号に示す
ような信号が得られる。また、ＲＯＭ／ＲＡＭデータ５
９の論理値は、ＮＵＬＬ信号４４が“Ｈ”の時はＲＯＭ
／ＲＡＭデータ制御回路４１によって０になる。ＣＰＵ
信号は図７のＣＰＵ信号５６と共通である。このよう
に、ＮＵＬＬコントロール回路を内蔵するＤＭＡ制御回
路を持つことにより、図１０のメモリデータ間ＤＭＡ
（ＲＯＭ→ＲＡＭ）タイムチャートの様なＤＭＡデータ
転送が行われ、１２０ＤＰＩモード時において図１１に
示すように印字データ６０を印字データ６１に変換す
る。その結果、２４０ＤＰＩの印字ヘッド２によるスペ
ース動作及び印字ヘッド駆動タイミングと同様の制御を
行うことができる。
【００３３】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々変形すること
が可能であり、これらを本発明の範囲から排除するもの
ではない。
のではなく、本発明の趣旨に基づいて種々変形すること
が可能であり、これらを本発明の範囲から排除するもの
ではない。
【００３４】
【発明の効果】以上詳細に説明したように、本発明によ
れば、シリアルプリンタにおけるＤＰＩ印字制御回路に
おいては、ＣＰＵ、該ＣＰＵから制御信号を受けてＤＭ
Ａ制御を行うＤＭＡ制御回路、該ＤＭＡ制御回路と接続
され、データの転送元となるＲＯＭ、及び上記ＤＭＡ制
御回路と接続され、データの転送先となるＲＡＭを備え
る。また、上記ＤＭＡ制御回路は、ＤＭＡ動作のための
遅延タイミングを発生させるとともに、ＤＰＩの切換え
に伴い選択的にＮＵＬＬ信号を発生させるタイミング発
生回路と、上記ＲＯＭ及びＲＡＭに対してアドレス信号
を出力するアドレス制御回路と、該アドレス制御回路に
対して転送元アドレス信号をカウント出力する転送元ア
ドレスカウンタ制御回路と、上記アドレス制御回路に対
して転送先アドレス信号をカウント出力する転送先アド
レスカウンタ制御回路と、転送バイト数をカウントする
転送バイト数カウンタ制御回路と、転送するＲＯＭ／Ｒ
ＡＭデータの制御を行うためのＲＯＭ／ＲＡＭデータ制
御回路と、ＮＵＬＬの有効／無効を設定するモード設定
手段とを有する。そして、上記転送元アドレスカウンタ
制御回路は、ＮＵＬＬの有効時において上記ＮＵＬＬ信
号を受けた場合にアドレスカウントを停止する手段を備
え、上記転送先アドレスカウンタ制御回路は、ＮＵＬＬ
の有効時において上記ＮＵＬＬ信号を受けた場合にアド
レスカウントを継続する手段を備え、上記ＲＯＭ／ＲＡ
Ｍデータ制御回路は、ＮＵＬＬの有効時において上記Ｎ
ＵＬＬ信号を受けた場合に上記ＲＯＭ／ＲＡＭデータの
論理値を０にする手段を備える。
れば、シリアルプリンタにおけるＤＰＩ印字制御回路に
おいては、ＣＰＵ、該ＣＰＵから制御信号を受けてＤＭ
Ａ制御を行うＤＭＡ制御回路、該ＤＭＡ制御回路と接続
され、データの転送元となるＲＯＭ、及び上記ＤＭＡ制
御回路と接続され、データの転送先となるＲＡＭを備え
る。また、上記ＤＭＡ制御回路は、ＤＭＡ動作のための
遅延タイミングを発生させるとともに、ＤＰＩの切換え
に伴い選択的にＮＵＬＬ信号を発生させるタイミング発
生回路と、上記ＲＯＭ及びＲＡＭに対してアドレス信号
を出力するアドレス制御回路と、該アドレス制御回路に
対して転送元アドレス信号をカウント出力する転送元ア
ドレスカウンタ制御回路と、上記アドレス制御回路に対
して転送先アドレス信号をカウント出力する転送先アド
レスカウンタ制御回路と、転送バイト数をカウントする
転送バイト数カウンタ制御回路と、転送するＲＯＭ／Ｒ
ＡＭデータの制御を行うためのＲＯＭ／ＲＡＭデータ制
御回路と、ＮＵＬＬの有効／無効を設定するモード設定
手段とを有する。そして、上記転送元アドレスカウンタ
制御回路は、ＮＵＬＬの有効時において上記ＮＵＬＬ信
号を受けた場合にアドレスカウントを停止する手段を備
え、上記転送先アドレスカウンタ制御回路は、ＮＵＬＬ
の有効時において上記ＮＵＬＬ信号を受けた場合にアド
レスカウントを継続する手段を備え、上記ＲＯＭ／ＲＡ
Ｍデータ制御回路は、ＮＵＬＬの有効時において上記Ｎ
ＵＬＬ信号を受けた場合に上記ＲＯＭ／ＲＡＭデータの
論理値を０にする手段を備える。
【００３５】この場合、ＮＵＬＬの有効時においてＮＵ
ＬＬ信号を受けると、上記転送元アドレスカウンタ制御
回路はアドレスカウントを停止し、転送先アドレスカウ
ンタ制御回路はアドレスカウントを継続し、ＲＯＭ／Ｒ
ＡＭデータ制御回路はＲＯＭ／ＲＡＭデータの論理値を
０にする。一方、印字ヘッドは、同じドット密度の印字
制御で印字を行う。したがって、ドット密度の異なる印
字が同一行内に混在していても、ＮＵＬＬ信号を選択的
に発生させるだけで、常に所定のドット密度の印字制御
で、ドット密度を切り換えて印字を行うことができる。
例えば、１２０ＤＰＩ印字と２４０ＤＰＩ印字とが同一
行内に混在しても、常に２４０ＤＰＩのスペース動作及
び印字ヘッド駆動タイミングで印字を行うことができ
る。また、プログラム処理に柔軟性を持たせ、しかも、
ＤＭＡ制御回路によって高速で印字データの処理を行う
ことができる。
ＬＬ信号を受けると、上記転送元アドレスカウンタ制御
回路はアドレスカウントを停止し、転送先アドレスカウ
ンタ制御回路はアドレスカウントを継続し、ＲＯＭ／Ｒ
ＡＭデータ制御回路はＲＯＭ／ＲＡＭデータの論理値を
０にする。一方、印字ヘッドは、同じドット密度の印字
制御で印字を行う。したがって、ドット密度の異なる印
字が同一行内に混在していても、ＮＵＬＬ信号を選択的
に発生させるだけで、常に所定のドット密度の印字制御
で、ドット密度を切り換えて印字を行うことができる。
例えば、１２０ＤＰＩ印字と２４０ＤＰＩ印字とが同一
行内に混在しても、常に２４０ＤＰＩのスペース動作及
び印字ヘッド駆動タイミングで印字を行うことができ
る。また、プログラム処理に柔軟性を持たせ、しかも、
ＤＭＡ制御回路によって高速で印字データの処理を行う
ことができる。
【図１】本発明の実施例を示すシリアルプリンタにおけ
るＤＰＩ印字制御回路のＤＭＡ制御回路ブロック図であ
る。
るＤＰＩ印字制御回路のＤＭＡ制御回路ブロック図であ
る。
【図２】従来のシリアルプリンタの斜視図である。
【図３】ヘッド部構成図である。
【図４】印字ワイヤ配列図である。
【図５】印字ヘッドのスペース動作概要図である。
【図６】回路ブロック図である。
【図７】メモリデータ間ＤＭＡのタイムチャートであ
る。
る。
【図８】ＮＵＬＬコントロール回路図である。
【図９】ＮＵＬＬコントロール回路のタイムチャートで
ある。
ある。
【図１０】メモリデータ間ＤＭＡのタイムチャートであ
る。
る。
【図１１】本発明の実施例における１２０ＤＰＩ印字時
の印字データブロック図である。
の印字データブロック図である。
１９ アドレスバス ２１ アドレス／データバス ３３ ＲＯＭ／ＲＡＭデータバス ３６ タイミング発生回路 ３７ 転送元アドレスカウンタ制御回路 ３８ 転送先アドレスカウンタ制御回路 ３９ 転送バイト数カウンタ制御回路 ４０ アドレス制御回路 ４１ ＲＯＭ／ＲＡＭデータ制御回路 ４２ ＲＡＭアドレス ４３ ＲＯＭアドレス ４４ ＮＵＬＬ信号
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｂ４１Ｊ 3/10 １０１Ｘ (72)発明者 内田 隆雄 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (72)発明者 田沼 二郎 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (72)発明者 笠井 忠 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (56)参考文献 特開 昭63−172663（ＪＰ，Ａ) 特開 昭62−208121（ＪＰ，Ａ) 特開 昭60−168677（ＪＰ，Ａ) 特開 昭63−252751（ＪＰ，Ａ) 特開 昭60−74771（ＪＰ，Ａ) 特開 平２−110497（ＪＰ，Ａ) 特開 昭61−72556（ＪＰ，Ａ) 特開 昭62−152086（ＪＰ，Ａ) 特開 昭63−194472（ＪＰ，Ａ) 特開 平３−24978（ＪＰ，Ａ) 特開 昭54−23327（ＪＰ，Ａ) 特開 昭59−128859（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) B41J 2/51 G06F 3/12 G06K 15/10 G09G 5/26 H04N 1/387 101
Claims (1)
- 【請求項１】 ＣＰＵ、該ＣＰＵから制御信号を受けて
ＤＭＡ制御を行うＤＭＡ制御回路、該ＤＭＡ制御回路と
接続され、データの転送元となるＲＯＭ、及び上記ＤＭ
Ａ制御回路と接続され、データの転送先となるＲＡＭを
備えるシリアルプリンタにおけるＤＰＩ印字制御回路に
おいて、 （ａ）上記ＤＭＡ制御回路は、ＤＭＡ動作のための遅延
タイミングを発生させるとともに、ＤＰＩの切換えに伴
い選択的にＮＵＬＬ信号を発生させるタイミング発生回
路と、 （ｂ）上記ＲＯＭ及びＲＡＭに対してアドレス信号を出
力するアドレス制御回路と、 （ｃ）該アドレス制御回路に対して転送元アドレス信号
をカウント出力する転送元アドレスカウンタ制御回路
と、 （ｄ）上記アドレス制御回路に対して転送先アドレス信
号をカウント出力する転送先アドレスカウンタ制御回路
と、 （ｅ）転送バイト数をカウントする転送バイト数カウン
タ制御回路と、 （ｆ）転送するＲＯＭ／ＲＡＭデータの制御を行うため
のＲＯＭ／ＲＡＭデータ制御回路と、 （ｇ）ＮＵＬＬの有効／無効を設定するモード設定手段
とを有するとともに、 （ｈ）上記転送元アドレスカウンタ制御回路は、ＮＵＬ
Ｌの有効時において上記ＮＵＬＬ信号を受けた場合にア
ドレスカウントを停止する手段を備え、 （ｉ）上記転送先アドレスカウンタ制御回路は、ＮＵＬ
Ｌの有効時において上記ＮＵＬＬ信号を受けた場合にア
ドレスカウントを継続する手段を備え、 （ｊ）上記ＲＯＭ／ＲＡＭデータ制御回路は、ＮＵＬＬ
の有効時において上記ＮＵＬＬ信号を受けた場合に上記
ＲＯＭ／ＲＡＭデータの論理値を０にする手段を備える
ことを特徴とするシリアルプリンタにおけるＤＰＩ印字
制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3040288A JP2758277B2 (ja) | 1991-03-06 | 1991-03-06 | シリアルプリンタにおけるｄｐｉ印字制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3040288A JP2758277B2 (ja) | 1991-03-06 | 1991-03-06 | シリアルプリンタにおけるｄｐｉ印字制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04278370A JPH04278370A (ja) | 1992-10-02 |
| JP2758277B2 true JP2758277B2 (ja) | 1998-05-28 |
Family
ID=12576421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3040288A Expired - Fee Related JP2758277B2 (ja) | 1991-03-06 | 1991-03-06 | シリアルプリンタにおけるｄｐｉ印字制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2758277B2 (ja) |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5423327A (en) * | 1977-07-22 | 1979-02-21 | Fujitsu Ltd | Memory unit |
| JPS59128859A (ja) * | 1983-01-14 | 1984-07-25 | Fuji Xerox Co Ltd | 非整数倍率拡大装置 |
| JPS6074771A (ja) * | 1983-09-30 | 1985-04-27 | Toshiba Corp | 画像イメ−ジの拡大縮小方式 |
| JPS60168677A (ja) * | 1984-02-14 | 1985-09-02 | Fuji Xerox Co Ltd | 罫線イメ−ジ発生装置 |
| JPS6172556A (ja) * | 1984-09-17 | 1986-04-14 | Casio Comput Co Ltd | パターンデータ処理装置 |
| US4763279A (en) * | 1985-12-26 | 1988-08-09 | International Business Machines Corporation | Method and apparatus for converting dot matrix display data of one resolution to a format for displaying on a display device having a different resolution |
| JPS62208121A (ja) * | 1986-03-10 | 1987-09-12 | Hitachi Ltd | 文書編集印刷装置 |
| JPS63172663A (ja) * | 1987-01-09 | 1988-07-16 | Matsushita Graphic Commun Syst Inc | 文書処理装置 |
| JP2614719B2 (ja) * | 1987-02-09 | 1997-05-28 | 株式会社リコー | 画像処理装置 |
| JPH0825313B2 (ja) * | 1987-04-09 | 1996-03-13 | セイコーエプソン株式会社 | 印字制御装置 |
| JPH02110497A (ja) * | 1988-10-19 | 1990-04-23 | Mitsubishi Electric Corp | 画像表示装置 |
| JPH0324978A (ja) * | 1989-06-22 | 1991-02-01 | Nec Corp | ドットマトリクスプリンタ |
-
1991
- 1991-03-06 JP JP3040288A patent/JP2758277B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04278370A (ja) | 1992-10-02 |
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