KR890011221A - 디지탈위상 비교회로 - Google Patents

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KR890011221A
KR890011221A KR1019880017318A KR880017318A KR890011221A KR 890011221 A KR890011221 A KR 890011221A KR 1019880017318 A KR1019880017318 A KR 1019880017318A KR 880017318 A KR880017318 A KR 880017318A KR 890011221 A KR890011221 A KR 890011221A
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히데다까 에베슈
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야마모도 다꾸마
후지쓰 가부시끼가이샤
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    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
    • H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
    • H03D13/004—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means the logic means delivering pulses at more than one terminal, e.g. up and down pulses

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manipulation Of Pulses (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Measuring Phase Differences (AREA)

Abstract

내용 없음

Description

디지탈위상 비교회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 일 실시예로서 디지탈위상 비교회로의 구성을 나타내는 회로도.
제4a~4k도는 제3도에 나타낸 회로의 동작의 일예를 설명하기 위한 신호타이밍 챠트도.

Claims (5)

  1. 제1 및 제2 입력신호들(S1,S2)를 제각기 수신하는 제1 및 제2 입력단자들(IN1,IN2)과, 상기 제1 및 제2 입력단자들을 통해 공급되는 상기 제1 및 제2 입력신호들의 레벨변동을 제각기 검출하여 상기 레벨변동을 나타내는 제1 및 제2 검출신호들(S3,S4)을 출력시키기 위한 레벨 변동검출회로(D1,D2)와, 그리고 상기 레벨 변동검출회로에 동작가능하게 연결되어, 상기 제1 및 제2 검출신호들중 하나의 입력에 응답하여 세트되며, 또한 상기 제1 및 제2 검출신호들 중 하나의 추종입력에 응답하여 레세트되며, 그에의해 상기 제1 및 제2 입력신호들간의 위상차(ø,ø1,ø2)에 대응하는 펄스폭을 갖는 한쌍의 출력신호들(S5,S6:S7,S8)을 출력시키는 플립플롭회로(FF3,FF4,11)로 구성되는 것이 특징인 디지탈 위상 비교회로.
  2. 제1항에 있어서, 상기 레벨변동 검출회로는 상기 제1 입력신호의 상승시간을 검출하고 또한 상기 제1 검출신호를 출력시키기 위한 제1 상승검출회로(D1)와, 상기 제 2입력신호의 상승시간을 검출하고, 또한 상기 제2 검출신호를 출력시키기 위한 제2 상승 검출회로(D2)를 포함하는 것이 특징인 디지탈 위상 비교회로.
  3. 제2항에서, 상기 제1 및 제2 상승검출 회로들(D1,D2)각각은 2개의 2-입력NAND게이트들(1,2:3,4)에 의해 구성되는 대응입력신호(S1,S2)에 응답하여 세트되며, 또한 대응검출신호(S3,S4)에 응답하여 리세트되는 플립플롭(FF1,FF2)와, 대응입력신호와 상기 플립플롭의 정의논리출력에 응답하여 상기 대응검출신호를 출력시키는 2-입력NAND게이트(9,10)를 포함하는 것이 특징인 디지탈 위상비교회로.
  4. 제3항에서, 상기 플립플롭회로가 2개의 2-입력NAND게이트들(5,6:7,8)에 의해 제각기 구성된 제1 및 제2 플립플롭(FF3-FF4)와 상기 플립플롭들의 정의논리 출력들 각각에 응답하여 리세트신호를 출력시키는 2-입력NAND게이트(11)를 포함하여, 상기 제1 및 제2 플립플롭들 각각은 대응검출신호(S3,S4) 및 상기 리세트신호에 응답하여 상기 출력신호쌍(S5,S6:S7,S8)을 출력시키는 것이 특징인 디지탈 위상 비교회로.
  5. 제1항에서, 상기 플립플롭회로로 부터 각각 출력되는 상기 출력신호들의 쌍(S5,S6:S7,S8)은 상이한 역논리 레벨을 갖고 있는 것이 특징인 디지탈 위상 비교회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR8817318A 1987-12-24 1988-12-23 Digital phase comparision circuit KR920004926B1 (en)

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JP62325322A JP2619448B2 (ja) 1987-12-24 1987-12-24 ディジタル式位相比較回路
JP62-325322 1987-12-24

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KR890011221A true KR890011221A (ko) 1989-08-14
KR920004926B1 KR920004926B1 (en) 1992-06-22

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KR8817318A KR920004926B1 (en) 1987-12-24 1988-12-23 Digital phase comparision circuit

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EP0323124A3 (en) 1989-11-29
KR920004926B1 (en) 1992-06-22
JPH01168118A (ja) 1989-07-03
EP0323124A2 (en) 1989-07-05
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