KR940005015A - 이씨엘 대 씨모스 트랜슬레이터에 의해 발생된 왜곡된 듀티사이클의 위상 및 데이타 복구 - Google Patents

이씨엘 대 씨모스 트랜슬레이터에 의해 발생된 왜곡된 듀티사이클의 위상 및 데이타 복구 Download PDF

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Abstract

본 발명은 ECL 대 CMOS 트랜슬레이터에 의해 발생된 왜곡된 듀티 사이클을 가지는 NRZI 형태의 ECL 차동입력 신호로부터 위상 및 데이타 정보를 복구하기 위한 논리 인터페이스 회로에 관한 것으로, 이 회로는 제1및 제2ECL 대 CMOS 트랜슬레이터(T1, T2), 제1및 제2지연 회로, 및 출력 논리 회로를 포함한다. 제1지연 회로는 제1인버터(I1), 제1지연 회로망(D1) 및 제1낸드 논리게이트(N1)로 형성된다. 제2지연회로는 제2인버터(I2), 제2지연 회로망(D2) 및 제2낸드 논리게이트(N2)로 형성된다. 출력논리 회로는 제3낸드논리 게이트로 형성된다. 인터페이스 회로는 펄스열 형태의 출력신호를 발생시킴으로써, 이 신호의 사이클시간의 검파로써 주파수 정보를 결정할 수 있고, 이 신호의 유, 무의 검파로써 데이타 정보를 결정할 수 있다.

Description

이씨엘 대 씨모스 트랜슬레이터에 의해 발생된 왜곡된 듀티사이클의 위상 및 데이타 복구
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 원리에 따라 구성된 논리 인터페이스 회로의 구성도,
제4도는 제2도의 트랜슬레이터 T1 혹은 T2에 사용되는 ECL 대 CMOS 트랜슬레이터의 상세 구성도.

Claims (19)

  1. ECT 차동신호를 수신하고, CMOS에 호환성있는 출력신호를 발생시킴으로써 데이타 및 주파수 정보가 독립적으로 쉽게 검출될 수 있도록 하는 논리 인터페이스 회로로서, 상기 회로가, ECL 차동 입력신호에 응답하여, 제1CMOS출력신호를 발생시키기 위한 제1트랜슬레이터 수단과, ECL 차동 입력신호에 또한 응답하여, 상기 제1CMOS출력신호에 상보적인 제2CMOS 출력신호를 발생시키기 위한 제2트랜지스터 수단과, 상기 제1CMOS 출력신호 및 제1지연신호에 응답하여, 제1펄스폭 제어신호를 발생시키는 제1지연수단과, 상기 제2CMOS 출력신호 및 제2지연 신호에 응답하여, 제2펄스폭 제어 신호를 발생시키는 제2지연 수단과, 상기 제1및 제2펄스폭 제어신호에 응답하여, 펄스열 형태로 출력신호를 발생시킴으로써, 상기 출력신호의 사이클 시간의 검파로써 주파수 정보를 결정할 수 있고, 상기 출력신호 유,무의 검파로써 데이타 정보를 결정할 수 있도록 하는 출력 논리수단을 포함하는 것을 특징으로 하는 논리 인터페이스 회로.
  2. 제1항에 있어서, 상기 제1트렌슬레이터는 제1ECL 대 CMOS 트랜슬레이터(T1)로 구성된 것을 특징으로 하는 논리 인터페이스 회로.
  3. 제2항에 있어서, 상기 제2트랜슬레이터는 제2ECL대 CMOS 트랜슬레이터(T2)로 구성된 것을 특징으로 하는 논리 인터페이스 회로.
  4. 제1항에 있어서, 상기 제1지연 수단은 제1인버터(I1), 제1지연회로망(D1), 및 제1낸드 논리 게이트(N1)로 구성된 것을 특징으로 하는 논리 인터페이스 회로.
  5. 제4항에 있어서, 상기 제2지연 수단은 제2인버터(I2), 제2지연회로망(D2), 및 제2낸드 논리 게이트(N2)로 구성된 것을 특징으로 하는 논리 인터페이스 회로.
  6. 제5항에 있어서, 상기 제1낸드 논리 게이트(N1)는 상기 제1인버터(I1)의 출력에 접속된 제1입력 및 상기 제1지연회로망(D1)의 출력에 접속된 제2입력을 가지고, 상기 제2낸드 논리 게이트(N2)는 상기 제2인버터(I2)의 출력에 접속된 제1입력 및 상기 제2지연 회로망(D2)의 출력에 접속된 제2입력 가지고, 상기 제1지연 회로망(D1)의 입력은 상기 제2낸드 논리 게이트(N2)의 출력에 접속되고, 상기 제2지연회로망(D2)의 입력은 상기 제1낸드 논리 게이트(N1)의 출력에 접속된 것을 특징으로 하는 논리 인터페이스 회로.
  7. 제5항에 있어서, 상기 제1및 제2지연 회로망(D1,D2)은 동일한 지연 시간을 제공하기 위한 한쌍의 인버터로 각각 구성되는 것을 특징으로 하는 논리 인터페이스 회로.
  8. 제5항에 있어서, 상기 제1및 제2지연 회로망(D1,D2)은 동일한 지연 시간을 제공하기 위한 다수의 짝수개의 인버터로 각각 구성되는 것을 특징으로 하는 논리 인터페이스 회로.
  9. 제5항에 있어서, 상기 출력 논리 수단은 상기 제1낸드 논리 게이트(N1)의 출력에 접속된 제1입력, 상기 제2낸드 논리 게이트(N2)의 출력에 접속된 제2입력, 그리고 출력신호를 제공하는 출력을 가지는 제3낸드 논리 게이트(N3)로 구성된 것을 특징으로 하는 논리 인터페이스 회로.
  10. 제1항에 있어서, 상기 제1및 제2CMOS 출력신호는 동일하지 않은 상승 및 하강시간을 가지는 비대칭적인 형태인 것을 특징으로 하는 논리 인터페이스 회로.
  11. ECL 대 CMOS 트랜슬레이터에 의해 발생된 왜곡된 듀티 사이클을 가지는 데이타/주파수 신호로부터 위상 및 데이타를 복구하기 위한 논리 인터페이스 회로로서, 상기 회로가 ECL 차동입력신호에 응답하여, 제1CMOS출력 신호 및 상기 제1CMOS 출력신호에 상보적인 제2CMOS 출력신호를 발생시키기 위한 입력단 수단과, 상기 제1CMOS 출력신호 및 제1지연신호에 응답하여, 제1펼스폭 제어신호를 발생시키기 위한 제1중간단 수단과, 상기 제2CMOS 출력신호 및 제2지연신호에 응답하여, 제2펄스폭 제어신호를 발생시키기 위한 제2중간단 수단과, 상기 제1및 제2펄스폭 제어신호레 응답하여, CMOS에 호환성 있어서 데이타 및 주파수 정보가 독립적으로 검출될 수 있도록 하는 출력신호를 발생시키기 위한 출력 논리수단으로 구성된 것을 특징으로 하는 논리 인터페이스 회로.
  12. 제11항에 있어서, 상기 입력 단 수단은 제1및 제2ECL 대 CMOS 트랜슬레이터(T1,T2)로 구성된 것을 특징으로 하는 논리 인터페이스 회로.
  13. 제12항에 있어서, 상기 제1중간단 수단은 제1인버(I1), 제1지연 회로망(D1), 및 제1낸드 논리게이트(N1)로 구성된 것을 특징으로 하는 논리 인터페이스 회로.
  14. 제13항에 있어서, 상기 제2중간단 수단은 제2인버터(I2), 제2지연회로망(D2), 및 제2낸드논리데이트(N2)로 구성된 것을 특징으로 하는 논리 인터페이스 회로.
  15. 제14항에 있어서, 상기 제1낸드 논리 게이트(N1)는 상기 제1인버터(I1)의 출력에 접속된 제1입력 및 상기 제1지연 회로망(D1)의 출력에 접속된 제2입력을 가지고, 사익 제2낸드 논리게이트(N2)는 상기 제2인버터(I2)의 출력에 접속된 제1입력 및 상기 제2지연 회로망(D2)의 출력에 접속된 제2입력을 가지고, 상기 제1지연회로(D1)의 입력은 제2낸드 논리 게이트(N2)의 출력에 접속되고, 사익 제2지연 회로망(D2)의 입력은 제2낸드 논리 게이트(N1)의 출력에 접속된 것을 특징으로 하는 논리 인터페이스 회로.
  16. 제15항에 있어서, 상기 제1및 제2지연회로망(D1,D2)은 동일한 지연 시간을 제공하기 위한 한 쌍의 인버터로 각각 구성되는 것을 특징으로 하는 논리 인터페이스 회로.
  17. 제15항에 있어서, 상기 제1및 제2지연회로망(D1,D2)은 동일한 지연 시간을 제공하기 위한 다수의 짝수개의 인버터로 각각 구성되는 것을 특징으로 하는 논리 인터페이스 회로.
  18. 제15항에 있어서, 상기 출력 논리수단은 상기 제1낸드 논리 게이트(N1)의 출력에 접속된 제1입력, 상기 제2낸드 논리 게이트(N2)의 출력에 접속된 제2입력, 그리고 출력신호를 제공하는 출력을 가지는 제3낸드 논리 게이트(N3)로 구성된 것을 특징으로 하는 논리 인터페이스 회로.
  19. 제11항에 있어서, 상기 제1및 제2CMOS 출력신호는 동일하지 않은 상승 및 하강 시간을 가지는 비대칭적인 형태인 것을 특징으로 하는 논리 인터페이스 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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