JPH06204842A - Ｅｃｌ差動信号を受取りｃｍｏｓ互換性のある出力信号を発生するための論理インターフェース回路 - Google Patents
Ｅｃｌ差動信号を受取りｃｍｏｓ互換性のある出力信号を発生するための論理インターフェース回路Info
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- JPH06204842A JPH06204842A JP5173989A JP17398993A JPH06204842A JP H06204842 A JPH06204842 A JP H06204842A JP 5173989 A JP5173989 A JP 5173989A JP 17398993 A JP17398993 A JP 17398993A JP H06204842 A JPH06204842 A JP H06204842A
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- H03K—PULSE TECHNIQUE
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- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
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Abstract
(57)【要約】
【目的】 ＥＣＬ−ＣＭＯＳ変換器によって生じる歪ん
だデューティサイクルを有する差動入力信号から位相お
よびデータ情報を回復する論理インターフェース回路１
０を提供する。 【構成】 この回路は、第１および第２のＥＣＬ−ＣＭ
ＯＳ変換器Ｔ１、Ｔ２と第１および第２の遅延回路と出
力論理回路とを含む。第１の遅延回路は、第１のインバ
ータＩ１と、第１の遅延ネットワークＤ１と、第１のＮ
ＡＮＤ論理ゲートＮ１とを、第２の遅延ネットワーク
は、第２のインバータＩ２と、第２の遅延ネットワーク
Ｄ２と、第２のＮＡＮＤ論理ゲートＮ２とを、出力論理
回路は、第３のＮＡＮＤ論理ゲートを含む。インターフ
ェース回路は、そのサイクル時間が周波数情報を定める
ために検出され得て、そのパルスの存在または不在がデ
ータ情報を定めるために検出され得るパルス列の形状で
ある出力信号を発生する。
だデューティサイクルを有する差動入力信号から位相お
よびデータ情報を回復する論理インターフェース回路１
０を提供する。 【構成】 この回路は、第１および第２のＥＣＬ−ＣＭ
ＯＳ変換器Ｔ１、Ｔ２と第１および第２の遅延回路と出
力論理回路とを含む。第１の遅延回路は、第１のインバ
ータＩ１と、第１の遅延ネットワークＤ１と、第１のＮ
ＡＮＤ論理ゲートＮ１とを、第２の遅延ネットワーク
は、第２のインバータＩ２と、第２の遅延ネットワーク
Ｄ２と、第２のＮＡＮＤ論理ゲートＮ２とを、出力論理
回路は、第３のＮＡＮＤ論理ゲートを含む。インターフ
ェース回路は、そのサイクル時間が周波数情報を定める
ために検出され得て、そのパルスの存在または不在がデ
ータ情報を定めるために検出され得るパルス列の形状で
ある出力信号を発生する。
Description
【０００１】
【発明の背景】この発明は一般に、論理インターフェー
スまたは変換回路に関し、より特定的には、ＥＣＬ−Ｃ
ＭＯＳ変換器によって引起こされる歪んだデューティサ
イクルを有するデータ／周波数信号から位相およびデー
タを回復する論理インターフェース回路に関する。
スまたは変換回路に関し、より特定的には、ＥＣＬ−Ｃ
ＭＯＳ変換器によって引起こされる歪んだデューティサ
イクルを有するデータ／周波数信号から位相およびデー
タを回復する論理インターフェース回路に関する。
【０００２】この分野においては一般に周知であるよう
に、種々のタイプのデジタル論理回路が、コンピュータ
データ処理システムの分野において、処理システムの異
なる部分で広く用いられている。データを、集積回路デ
バイスのある論理タイプ（すなわちＥＣＬ）を有する処
理システムのある部分から、集積回路デバイスの別の論
理タイプ（すなわちＣＭＯＳ）を有する別の部分に転送
するためには、これらが異なるスイッチング速度を有
し、かつハイおよびローの論理レベルに対応する入力／
出力電圧が異なるので、しばしば一方の論理タイプから
他方の論理タイプへの変換が要求される。
に、種々のタイプのデジタル論理回路が、コンピュータ
データ処理システムの分野において、処理システムの異
なる部分で広く用いられている。データを、集積回路デ
バイスのある論理タイプ（すなわちＥＣＬ）を有する処
理システムのある部分から、集積回路デバイスの別の論
理タイプ（すなわちＣＭＯＳ）を有する別の部分に転送
するためには、これらが異なるスイッチング速度を有
し、かつハイおよびローの論理レベルに対応する入力／
出力電圧が異なるので、しばしば一方の論理タイプから
他方の論理タイプへの変換が要求される。
【０００３】たとえば、バイポーラエミッタ結合論理
（ＥＣＬ）電圧レベルは、小さい電圧の変動（約０．８
ボルト）を有し、相補形金属酸化物半導体（ＣＭＯＳ）
の電圧レベルは、より大きな電圧の揺れ（約５．０ボル
ト）を有する。これらの処理システムの多くはＥＣＬお
よびＣＭＯＳ論理回路の両方を備えて設計されるので、
これらの２つの異なるタイプの論理回路が互いに互換性
があるように、ＥＣＬ−ＣＭＯＳ変換器等のインターフ
ェース回路が要求される。言い換えると、ＥＣＬ−ＣＭ
ＯＳ変換器は、ＥＣＬ入力論理信号のレベルを、ＣＭＯ
Ｓ論理回路によって認められるレベルにシフトする。
（ＥＣＬ）電圧レベルは、小さい電圧の変動（約０．８
ボルト）を有し、相補形金属酸化物半導体（ＣＭＯＳ）
の電圧レベルは、より大きな電圧の揺れ（約５．０ボル
ト）を有する。これらの処理システムの多くはＥＣＬお
よびＣＭＯＳ論理回路の両方を備えて設計されるので、
これらの２つの異なるタイプの論理回路が互いに互換性
があるように、ＥＣＬ−ＣＭＯＳ変換器等のインターフ
ェース回路が要求される。言い換えると、ＥＣＬ−ＣＭ
ＯＳ変換器は、ＥＣＬ入力論理信号のレベルを、ＣＭＯ
Ｓ論理回路によって認められるレベルにシフトする。
【０００４】残念ながら、プロセスパラメータ、電源、
温度および製造上の公差にばらつきがあるため、変換を
実行するようなＥＣＬ−ＣＭＯＳ変換器は、多くの場
合、図１（ｂ）に示されるような、等しい立上がりおよ
び立下がり時間を有する所望の対称的なＣＭＯＳ出力信
号Ｖout1を与えない。実際のＣＭＯＳ出力信号Ｖ
out2は、図１（ｃ）に示されるように、歪むまたは非対
称となる。ＥＣＬ入力信号が、システムのクロック周波
数およびデータ情報の両方を伝えるために用いられ、か
つ時として「非ゼロ復帰、１への反転」（ＮＲＺＩ）ま
たはデータ／周波数信号と称される、図１（ａ）のＥＣ
Ｌ差動入力信号Ｖin+ およびＶin- の形であるとき、Ｃ
ＭＯＳ出力信号が変換器によって非対称にされると、結
果としてクロック周波数の検出が不正確になってしま
う。
温度および製造上の公差にばらつきがあるため、変換を
実行するようなＥＣＬ−ＣＭＯＳ変換器は、多くの場
合、図１（ｂ）に示されるような、等しい立上がりおよ
び立下がり時間を有する所望の対称的なＣＭＯＳ出力信
号Ｖout1を与えない。実際のＣＭＯＳ出力信号Ｖ
out2は、図１（ｃ）に示されるように、歪むまたは非対
称となる。ＥＣＬ入力信号が、システムのクロック周波
数およびデータ情報の両方を伝えるために用いられ、か
つ時として「非ゼロ復帰、１への反転」（ＮＲＺＩ）ま
たはデータ／周波数信号と称される、図１（ａ）のＥＣ
Ｌ差動入力信号Ｖin+ およびＶin- の形であるとき、Ｃ
ＭＯＳ出力信号が変換器によって非対称にされると、結
果としてクロック周波数の検出が不正確になってしま
う。
【０００５】したがって、この業界において、ＥＣＬ−
ＣＭＯＳ変換器によって引起こされる歪んだデューティ
サイクルを有するデータ／周波数信号から位相およびデ
ータを回復する論理インターフェース回路を与える必要
性が生じている。この発明の論理インターフェース回路
は、データおよび周波数情報の両方が簡単に、別個に抽
出され得るように、ＮＲＺＩタイプのＥＣＬ差動入力信
号を受取り、ＣＭＯＳ互換性のある出力信号を発生す
る。
ＣＭＯＳ変換器によって引起こされる歪んだデューティ
サイクルを有するデータ／周波数信号から位相およびデ
ータを回復する論理インターフェース回路を与える必要
性が生じている。この発明の論理インターフェース回路
は、データおよび周波数情報の両方が簡単に、別個に抽
出され得るように、ＮＲＺＩタイプのＥＣＬ差動入力信
号を受取り、ＣＭＯＳ互換性のある出力信号を発生す
る。
【０００６】
【発明の概要】したがって、この発明の一般的な目的
は、製造および組立てが比較的単純かつ経済的である論
理インターフェース回路を提供することである。
は、製造および組立てが比較的単純かつ経済的である論
理インターフェース回路を提供することである。
【０００７】この発明の目的は、ＥＣＬ−ＣＭＯＳ変換
器によって引起こされる歪んだデューティサイクルを有
するデータ／周波数信号から位相およびデータを回復す
る論理インターフェース回路を提供することである。
器によって引起こされる歪んだデューティサイクルを有
するデータ／周波数信号から位相およびデータを回復す
る論理インターフェース回路を提供することである。
【０００８】この発明の別の目的は、データおよび周波
数情報が簡単に、別個に抽出され得るように、ＮＲＺＩ
タイプのＥＣＬ差動入力信号を受取り、かつＣＭＯＳ互
換性のある出力信号を発生するための論理インターフェ
ース回路を提供することである。
数情報が簡単に、別個に抽出され得るように、ＮＲＺＩ
タイプのＥＣＬ差動入力信号を受取り、かつＣＭＯＳ互
換性のある出力信号を発生するための論理インターフェ
ース回路を提供することである。
【０００９】この発明のさらに別の目的は、第１のおよ
び第２の変換器を有する入力段と、第１の中間段と、第
２の中間段と、出力論理段とで形成される論理インター
フェース回路を提供することである。
び第２の変換器を有する入力段と、第１の中間段と、第
２の中間段と、出力論理段とで形成される論理インター
フェース回路を提供することである。
【００１０】これらの目標および目的に従って、この発
明は、データおよび周波数情報の両方が簡単に、別個に
抽出され得るように、ＥＣＬ差動信号を受取りかつＣＭ
ＯＳ互換性のある出力信号を発生するための論理インタ
ーフェース回路を提供することに関する。論理インター
フェース回路は、第１の変換器と、第２の変換器と、第
１の遅延回路と、第２の遅延回路と、出力論理回路とを
含む。第１の変換器は、ＥＣＬ差動入力信号に応答し、
第１のＣＭＯＳ出力信号を発生する。第２の変換器も、
ＥＣＬ差動入力信号に応答し、第１のＣＭＯＳ出力信号
に相補的である第２のＣＭＯＳ出力信号を発生する。
明は、データおよび周波数情報の両方が簡単に、別個に
抽出され得るように、ＥＣＬ差動信号を受取りかつＣＭ
ＯＳ互換性のある出力信号を発生するための論理インタ
ーフェース回路を提供することに関する。論理インター
フェース回路は、第１の変換器と、第２の変換器と、第
１の遅延回路と、第２の遅延回路と、出力論理回路とを
含む。第１の変換器は、ＥＣＬ差動入力信号に応答し、
第１のＣＭＯＳ出力信号を発生する。第２の変換器も、
ＥＣＬ差動入力信号に応答し、第１のＣＭＯＳ出力信号
に相補的である第２のＣＭＯＳ出力信号を発生する。
【００１１】第１の遅延回路は、第１の遅延された信号
および第１のＣＭＯＳ出力信号に応答して第１のパルス
幅制御信号を発生する。第２の遅延回路は、第２の遅延
された信号および第２のＣＭＯＳ出力信号に応答して、
第２のパルス幅制御信号を発生する。出力論理回路は、
第１のおよび第２のパルス幅制御信号に応答して、出力
信号を発生し、これはパルス列の形状をしており、その
サイクル時間を検出して、周波数情報を定めることがで
き、そのパルスの存在または不在を検出して、データ情
報を定めることができる。
および第１のＣＭＯＳ出力信号に応答して第１のパルス
幅制御信号を発生する。第２の遅延回路は、第２の遅延
された信号および第２のＣＭＯＳ出力信号に応答して、
第２のパルス幅制御信号を発生する。出力論理回路は、
第１のおよび第２のパルス幅制御信号に応答して、出力
信号を発生し、これはパルス列の形状をしており、その
サイクル時間を検出して、周波数情報を定めることがで
き、そのパルスの存在または不在を検出して、データ情
報を定めることができる。
【００１２】この発明のこれらのおよび他の目的および
利点は、同様の参照番号は一貫して対応する部分を示す
添付の図面に関連して読まれると、以下の詳細な説明か
らより十分に明らかになるであろう。
利点は、同様の参照番号は一貫して対応する部分を示す
添付の図面に関連して読まれると、以下の詳細な説明か
らより十分に明らかになるであろう。
【００１３】
【好ましい実施例の説明】ここで詳細に図面を参照し
て、図２に、この発明の論理インターフェース回路１０
の概略の回路図が図示され、これはデータおよび周波数
情報が簡単に、別個に抽出され得るように、ＥＣＬ差動
入力信号を受取りかつＣＭＯＳ互換性のある出力信号を
発生するためのものである。ＥＣＬ差動入力信号Ｖin+
およびＶin-は、システムのクロック周波数およびデー
タ情報の両方を伝える「非ゼロ復帰、１への反転」（Ｎ
ＲＺＩ）またはデータ／周波数信号の形状である。言い
換えると、入力信号Ｖin+ （Ｖin- ）が、（図３（ａ）
の時間ｔ１等で）ロー（Ｌ）レベルからハイ（Ｈ）レベ
ルに、または（時間ｔ５等で）ハイ（Ｈ）レベルからロ
ー（Ｌ）レベルに遷移するたびに、データ情報は論理
「１」と考えられる。さらに、クロック周波数は、連続
する論理「１」の間の時間（すなわち図３（ｄ）におけ
る時間ｔ３およびｔ７の間）の時間を測定することによ
って定められる。
て、図２に、この発明の論理インターフェース回路１０
の概略の回路図が図示され、これはデータおよび周波数
情報が簡単に、別個に抽出され得るように、ＥＣＬ差動
入力信号を受取りかつＣＭＯＳ互換性のある出力信号を
発生するためのものである。ＥＣＬ差動入力信号Ｖin+
およびＶin-は、システムのクロック周波数およびデー
タ情報の両方を伝える「非ゼロ復帰、１への反転」（Ｎ
ＲＺＩ）またはデータ／周波数信号の形状である。言い
換えると、入力信号Ｖin+ （Ｖin- ）が、（図３（ａ）
の時間ｔ１等で）ロー（Ｌ）レベルからハイ（Ｈ）レベ
ルに、または（時間ｔ５等で）ハイ（Ｈ）レベルからロ
ー（Ｌ）レベルに遷移するたびに、データ情報は論理
「１」と考えられる。さらに、クロック周波数は、連続
する論理「１」の間の時間（すなわち図３（ｄ）におけ
る時間ｔ３およびｔ７の間）の時間を測定することによ
って定められる。
【００１４】論理インターフェース回路１０は、図３
（ａ）に示されるように、それぞれのＥＣＬ差動入力信
号Ｖin+ およびＶin- を受取るための第１のおよび第２
の入力端子１２および１４を有する。入力信号Ｖin+ お
よびＶin- は、約８００ｍＶの小さい電圧の変動を有す
る。論理インターフェース回路１０は、図３（ｄ）にお
けるＣＭＯＳ出力信号Ｖout を発生するための出力端子
１６をさらに有し、これは第１の電源電圧でのより低い
電源電位または電位ＶＳＳから第２の電源電圧でのより
高い電源電位または電位ＶＤＤへの完全な電圧の変動を
有する。典型的には、より低い電源電位は０ボルトであ
り、より高い電源電位は、従来のＣＭＯＳ論理では約＋
５．０ボルト±１０％である。
（ａ）に示されるように、それぞれのＥＣＬ差動入力信
号Ｖin+ およびＶin- を受取るための第１のおよび第２
の入力端子１２および１４を有する。入力信号Ｖin+ お
よびＶin- は、約８００ｍＶの小さい電圧の変動を有す
る。論理インターフェース回路１０は、図３（ｄ）にお
けるＣＭＯＳ出力信号Ｖout を発生するための出力端子
１６をさらに有し、これは第１の電源電圧でのより低い
電源電位または電位ＶＳＳから第２の電源電圧でのより
高い電源電位または電位ＶＤＤへの完全な電圧の変動を
有する。典型的には、より低い電源電位は０ボルトであ
り、より高い電源電位は、従来のＣＭＯＳ論理では約＋
５．０ボルト±１０％である。
【００１５】論理インターフェース回路１０は、第１の
ＥＣＬ−ＣＭＯＳ変換器Ｔ１および第２のＥＣＬ−ＣＭ
ＯＳ変換器Ｔ２で形成される入力段を含む。変換器Ｔ１
およびＴ２は同一で、従来の設計でできている。変換器
Ｔ１またはＴ２の詳細な概略の回路図は、図４に示され
る。第１の変換器Ｔ１は、その第１の入力ノード（＋）
が、第１の入力端子１２に接続されてＥＣＬ入力信号Ｖ
in+ を受取り、その第２の入力端子（−）が、第２の入
力端子１４に接続されてＥＣＬ入力信号Ｖin-を受取
る。第１の変換器Ｔ１は、図３（ｂ）に示される第１の
ＣＭＯＳ出力信号Ｖ1 を発生するための出力ノード（Ｖ
＋）を有する。立上がり時間ｔr が立下がり時間ｔf よ
り大きいという点で出力信号Ｖ1 は歪んでいると仮定さ
れることに注目されたい。先に指摘したように、この非
対称はＥＣＬ−ＣＭＯＳ変換器Ｔ１に存在する異なる特
性によって引起こされる。
ＥＣＬ−ＣＭＯＳ変換器Ｔ１および第２のＥＣＬ−ＣＭ
ＯＳ変換器Ｔ２で形成される入力段を含む。変換器Ｔ１
およびＴ２は同一で、従来の設計でできている。変換器
Ｔ１またはＴ２の詳細な概略の回路図は、図４に示され
る。第１の変換器Ｔ１は、その第１の入力ノード（＋）
が、第１の入力端子１２に接続されてＥＣＬ入力信号Ｖ
in+ を受取り、その第２の入力端子（−）が、第２の入
力端子１４に接続されてＥＣＬ入力信号Ｖin-を受取
る。第１の変換器Ｔ１は、図３（ｂ）に示される第１の
ＣＭＯＳ出力信号Ｖ1 を発生するための出力ノード（Ｖ
＋）を有する。立上がり時間ｔr が立下がり時間ｔf よ
り大きいという点で出力信号Ｖ1 は歪んでいると仮定さ
れることに注目されたい。先に指摘したように、この非
対称はＥＣＬ−ＣＭＯＳ変換器Ｔ１に存在する異なる特
性によって引起こされる。
【００１６】同様に、第２の変換器Ｔ２は、第１の入力
ノード（＋）が、第２の出力端子１４に接続されてＥＣ
Ｌ入力信号Ｖin- を受取り、第２の入力ノード（−）
が、第１の入力端子１２に接続されてＥＣＬ入力信号Ｖ
in+ を受取る。第２の変換器Ｔ２は、図３（ｃ）に示さ
れる第２のＣＭＯＳ出力信号Ｖ2 を発生するための出力
ノード（Ｖ＋）を有する。図３（ｂ）と図３（ｃ）とを
比較することによってわかるように、第２のＣＭＯＳ出
力信号Ｖ2 は、第１のＣＭＯＳ出力信号Ｖ1 に相補的で
ある。言い換えれば、出力信号Ｖ1 がハイ（Ｈ）レベル
にあると、出力信号Ｖ2 はロー（Ｌ）レベルにあり、逆
も同様である。
ノード（＋）が、第２の出力端子１４に接続されてＥＣ
Ｌ入力信号Ｖin- を受取り、第２の入力ノード（−）
が、第１の入力端子１２に接続されてＥＣＬ入力信号Ｖ
in+ を受取る。第２の変換器Ｔ２は、図３（ｃ）に示さ
れる第２のＣＭＯＳ出力信号Ｖ2 を発生するための出力
ノード（Ｖ＋）を有する。図３（ｂ）と図３（ｃ）とを
比較することによってわかるように、第２のＣＭＯＳ出
力信号Ｖ2 は、第１のＣＭＯＳ出力信号Ｖ1 に相補的で
ある。言い換えれば、出力信号Ｖ1 がハイ（Ｈ）レベル
にあると、出力信号Ｖ2 はロー（Ｌ）レベルにあり、逆
も同様である。
【００１７】論理インターフェース回路１０は、第１の
インバータＩ１、第１の遅延ネットワークＤ１、および
第１のＮＡＮＤ論理ゲートＮ１で形成される第１の中間
段と、第２のインバータＩ２、第２の遅延ネットワーク
Ｄ２、および第２のＮＡＮＤ論理ゲートＮ２で形成され
る第２の中間段とをさらに含む。第１のインバータＩ１
の入力は、ライン１８上にあり、第１のＣＭＯＳ出力信
号Ｖ1 を受取るように接続され、その出力はライン２０
上にあり、第１のＮＡＮＤ論理ゲートＮ１の第１の入力
に供給される。論理ゲートＮ１のライン２２上の第２の
入力は、第１の遅延ネットワークＤ１の出力に接続され
る。論理ゲートＮ１のライン２３上の出力は、第２の遅
延ネットワークＤ２の入力に接続される。
インバータＩ１、第１の遅延ネットワークＤ１、および
第１のＮＡＮＤ論理ゲートＮ１で形成される第１の中間
段と、第２のインバータＩ２、第２の遅延ネットワーク
Ｄ２、および第２のＮＡＮＤ論理ゲートＮ２で形成され
る第２の中間段とをさらに含む。第１のインバータＩ１
の入力は、ライン１８上にあり、第１のＣＭＯＳ出力信
号Ｖ1 を受取るように接続され、その出力はライン２０
上にあり、第１のＮＡＮＤ論理ゲートＮ１の第１の入力
に供給される。論理ゲートＮ１のライン２２上の第２の
入力は、第１の遅延ネットワークＤ１の出力に接続され
る。論理ゲートＮ１のライン２３上の出力は、第２の遅
延ネットワークＤ２の入力に接続される。
【００１８】第２のインバータＩ２の入力は、ライン２
４上にあり、第２のＣＭＯＳ出力信号Ｖ2 を受取るよう
に接続され、その出力はライン２６上にあり、第２のＮ
ＡＮＤ論理ゲートＮ２の第１の入力に供給される。論理
ゲートＮ２のライン２８上の第２の入力は、第２の遅延
ネットワークＤ２の出力に接続される。論理ゲートＮ２
のライン２９上の出力は、第１の遅延ネットワークＤ１
の入力に接続される。遅延ネットワークＤ１およびＤ２
は、等しい遅延時間を与えるために、同一の構成ででき
ていることを解されたい。遅延ネットワークの各々は、
１対の従来のインバータまたは複数個で偶数個のインバ
ータで形成され得る。
４上にあり、第２のＣＭＯＳ出力信号Ｖ2 を受取るよう
に接続され、その出力はライン２６上にあり、第２のＮ
ＡＮＤ論理ゲートＮ２の第１の入力に供給される。論理
ゲートＮ２のライン２８上の第２の入力は、第２の遅延
ネットワークＤ２の出力に接続される。論理ゲートＮ２
のライン２９上の出力は、第１の遅延ネットワークＤ１
の入力に接続される。遅延ネットワークＤ１およびＤ２
は、等しい遅延時間を与えるために、同一の構成ででき
ていることを解されたい。遅延ネットワークの各々は、
１対の従来のインバータまたは複数個で偶数個のインバ
ータで形成され得る。
【００１９】インターフェース論理回路は、第３のＮＡ
ＮＤ論理ゲートＮ３で形成される出力段をさらに含む。
論理ゲートＮ３の第１の入力も、第１の論理ゲートＮ１
の出力に接続され、その第２の入力も、第２の論理ゲー
トＮ２の出力に接続される。第３の論理ゲートＮ３のラ
イン３０上の出力は、出力信号Ｖout を発生するために
出力端子１６に接続され、これからデータ情報および周
波数情報が、標準的な回路の要素（図示せず）によって
定められ、または感知され得る。
ＮＤ論理ゲートＮ３で形成される出力段をさらに含む。
論理ゲートＮ３の第１の入力も、第１の論理ゲートＮ１
の出力に接続され、その第２の入力も、第２の論理ゲー
トＮ２の出力に接続される。第３の論理ゲートＮ３のラ
イン３０上の出力は、出力信号Ｖout を発生するために
出力端子１６に接続され、これからデータ情報および周
波数情報が、標準的な回路の要素（図示せず）によって
定められ、または感知され得る。
【００２０】論理インターフェース回路１０の動作は、
図３（ａ）−図３（ｄ）に示される波形図を参照して説
明され、これらは上述のように構成されるこの発明を理
解する上で有用である。図３（ａ）に示されるように、
時間ｔ０において、ＥＣＬ入力信号Ｖin+ がロー（Ｌ）
レベルにあり、かつＥＣＬ入力信号Ｖin- がハイ（Ｈ）
レベルにあることが、最初に仮定される。結果として、
それぞれ図３（ｂ）および図３（ｃ）に示されるよう
に、第１のＣＭＯＳ出力信号Ｖ1 はロー（Ｌ）レベルに
あり、第２のＣＭＯＳ出力信号Ｖ2 はハイ（Ｈ）レベル
にある。
図３（ａ）−図３（ｄ）に示される波形図を参照して説
明され、これらは上述のように構成されるこの発明を理
解する上で有用である。図３（ａ）に示されるように、
時間ｔ０において、ＥＣＬ入力信号Ｖin+ がロー（Ｌ）
レベルにあり、かつＥＣＬ入力信号Ｖin- がハイ（Ｈ）
レベルにあることが、最初に仮定される。結果として、
それぞれ図３（ｂ）および図３（ｃ）に示されるよう
に、第１のＣＭＯＳ出力信号Ｖ1 はロー（Ｌ）レベルに
あり、第２のＣＭＯＳ出力信号Ｖ2 はハイ（Ｈ）レベル
にある。
【００２１】したがって、インバータＩ２の出力はロー
であり、これは次に第２の論理ゲートＮ２の出力をハイ
にする。遅延ネットワークＤ１による遅延の後、このハ
イは第１の遅延された信号を規定し、第１の論理ゲート
Ｎ１の第２の入力に供給される。インバータＩ１の出力
もハイであるため、これは第１の論理ゲートＮ１の出力
をローにする。遅延ネットワークＤ２による遅延の後、
このローは第２の遅延された信号を規定し、第２の論理
ゲートＮ２の第２の入力に供給される。論理ゲートＮ３
の第１の入力がローである状態で、第３の論理ゲートＮ
３の出力での出力信号Ｖout は、図３（ｄ）に示される
ように、時間ｔ０においてハイ（Ｈ）レベルにある。
であり、これは次に第２の論理ゲートＮ２の出力をハイ
にする。遅延ネットワークＤ１による遅延の後、このハ
イは第１の遅延された信号を規定し、第１の論理ゲート
Ｎ１の第２の入力に供給される。インバータＩ１の出力
もハイであるため、これは第１の論理ゲートＮ１の出力
をローにする。遅延ネットワークＤ２による遅延の後、
このローは第２の遅延された信号を規定し、第２の論理
ゲートＮ２の第２の入力に供給される。論理ゲートＮ３
の第１の入力がローである状態で、第３の論理ゲートＮ
３の出力での出力信号Ｖout は、図３（ｄ）に示される
ように、時間ｔ０においてハイ（Ｈ）レベルにある。
【００２２】図３（ａ）の時間ｔ１においてわかるよう
に、ＥＣＬ入力信号Ｖin+ はハイからローへの遷移を行
なっており、ＥＣＬ入力信号Ｖin- はローからハイへの
遷移を行なっている。これは論理「１」に対応するデー
タ情報を示す。立上がり時間ｔr は立下がりｔf より大
きいと仮定されるので、第２のＣＭＯＳ出力信号Ｖ
2は、第１のＣＭＯＳ出力信号Ｖ1 が時間ｔ３でローか
らハイへの遷移を行なうのに先立って、時間ｔ２でハイ
からローへの遷移を行なう。時間ｔ３で、第１のインバ
ータＩ１の出力はローになり、第１のパルス幅制御信号
を規定する第１の論理ゲートＮ１の出力をハイにする。
結果として、出力信号Ｖout は、この時間ｔ３でローに
なる。
に、ＥＣＬ入力信号Ｖin+ はハイからローへの遷移を行
なっており、ＥＣＬ入力信号Ｖin- はローからハイへの
遷移を行なっている。これは論理「１」に対応するデー
タ情報を示す。立上がり時間ｔr は立下がりｔf より大
きいと仮定されるので、第２のＣＭＯＳ出力信号Ｖ
2は、第１のＣＭＯＳ出力信号Ｖ1 が時間ｔ３でローか
らハイへの遷移を行なうのに先立って、時間ｔ２でハイ
からローへの遷移を行なう。時間ｔ３で、第１のインバ
ータＩ１の出力はローになり、第１のパルス幅制御信号
を規定する第１の論理ゲートＮ１の出力をハイにする。
結果として、出力信号Ｖout は、この時間ｔ３でローに
なる。
【００２３】第１の論理ゲートＮ１の出力でのハイが、
第２の遅延ネットワークＤ２において予め定められた量
の時間だけ遅延されているので、第２の論理ゲートＮ２
のライン２８上の第１の入力は、予め定められた量の時
間が経過するまでローのままであり、それからハイにな
る。このハイは、第２の論理ゲートＮ２の出力をローに
する。結果として、時間ｔ４において出力信号Ｖout は
リセットされてハイ（Ｈ）レベルに戻る。
第２の遅延ネットワークＤ２において予め定められた量
の時間だけ遅延されているので、第２の論理ゲートＮ２
のライン２８上の第１の入力は、予め定められた量の時
間が経過するまでローのままであり、それからハイにな
る。このハイは、第２の論理ゲートＮ２の出力をローに
する。結果として、時間ｔ４において出力信号Ｖout は
リセットされてハイ（Ｈ）レベルに戻る。
【００２４】同様に、図３（ａ）の時間ｔ５において、
ＥＣＬ入力信号Ｖin+ はローからハイへの遷移を行なっ
ており、ＥＣＬ入力信号Ｖin- はハイからローへの遷移
を行なっている。これもやはり、論理「１」に対応する
データ情報を示す。第１のＣＭＯＳ出力信号Ｖ1 は、ｔ
r ＞ｔf であるため、第２のＣＭＯＳ入力信号Ｖ2 が時
間ｔ７でローからハイへの遷移を行なうに先立って、時
間ｔ６でハイからローへの遷移を行なう。時間ｔ７で、
第２のインバータＩ２の出力はローになり、第２のパル
ス幅制御信号を規定する第２の論理ゲートＮ２の出力を
ハイにする。結果として、出力信号Ｖout は、この時間
ｔ７で再びローになる。
ＥＣＬ入力信号Ｖin+ はローからハイへの遷移を行なっ
ており、ＥＣＬ入力信号Ｖin- はハイからローへの遷移
を行なっている。これもやはり、論理「１」に対応する
データ情報を示す。第１のＣＭＯＳ出力信号Ｖ1 は、ｔ
r ＞ｔf であるため、第２のＣＭＯＳ入力信号Ｖ2 が時
間ｔ７でローからハイへの遷移を行なうに先立って、時
間ｔ６でハイからローへの遷移を行なう。時間ｔ７で、
第２のインバータＩ２の出力はローになり、第２のパル
ス幅制御信号を規定する第２の論理ゲートＮ２の出力を
ハイにする。結果として、出力信号Ｖout は、この時間
ｔ７で再びローになる。
【００２５】第２の論理ゲートＮ２の出力でのハイが、
第１の遅延ネットワークＤ１において予め定められた量
の時間だけ遅延されるため、第１の論理ゲートＮ１のラ
イン２２上の第２の入力は、この予め定められた量の時
間が経過するまでローのままであり、それからハイにな
る。このハイは、第１の論理ゲートＮ１の出力をローに
する。結果として、時間ｔ８で、出力電圧Ｖout はリセ
ットされ、再びハイレベルに戻る。
第１の遅延ネットワークＤ１において予め定められた量
の時間だけ遅延されるため、第１の論理ゲートＮ１のラ
イン２２上の第２の入力は、この予め定められた量の時
間が経過するまでローのままであり、それからハイにな
る。このハイは、第１の論理ゲートＮ１の出力をローに
する。結果として、時間ｔ８で、出力電圧Ｖout はリセ
ットされ、再びハイレベルに戻る。
【００２６】図３（ａ）の時間ｔ９でわかるように、Ｅ
ＣＬ入力信号Ｖin+ およびＶin- は変化しない。これ
は、論理「０」に対応するデータ情報を示す。さらに、
ＣＭＯＳ出力信号Ｖ1 およびＶ2 も、それぞれ図３
（ｂ）および図３（ｃ）の時間ｔ９で変化しないままで
ある。したがって、図３（ｄ）の時間ｔ１０において出
力信号Ｖout は、同様にハイ（Ｈ）のままである。
ＣＬ入力信号Ｖin+ およびＶin- は変化しない。これ
は、論理「０」に対応するデータ情報を示す。さらに、
ＣＭＯＳ出力信号Ｖ1 およびＶ2 も、それぞれ図３
（ｂ）および図３（ｃ）の時間ｔ９で変化しないままで
ある。したがって、図３（ｄ）の時間ｔ１０において出
力信号Ｖout は、同様にハイ（Ｈ）のままである。
【００２７】したがって、この論理インターフェース回
路１０は、それらの立上がりおよび立下がり時間が等し
くないにも関わらず、出力信号Ｖout においてローに進
む端縁（ハイからローへの遷移）を発生することによっ
て、歪んだＣＭＯＳ出力信号Ｖ1 およびＶ2 の位相およ
びサイクル時間を検出する。たとえば、これらのローに
進む端縁は、図３（ｄ）の時間ｔ３およびｔ７で示され
る。出力信号Ｖout のパルス幅は、遅延ネットワークＤ
１およびＤ２における持続時間または遅延時間（すなわ
ち時間ｔ３とｔ４との間）によって定められる。したが
って、出力信号Ｖout のローに進む端縁を位相同期ルー
プ（ＰＬＬ）またはタイミングルーラ等の従来のタイミ
ング回路と同期することによって、２つの連続するロー
に進む端縁の間の周期が測定され得て、したがってシス
テムのクロック周波数が簡単に回復され得る。さらに、
出力信号Ｖout のパルスの列におけるサンプリングビッ
ト時間内のローに進む端縁の存在または不在を感知する
ことによって、論理「１」または「０」のいずれかに対
応するデータ情報が検出され得る。
路１０は、それらの立上がりおよび立下がり時間が等し
くないにも関わらず、出力信号Ｖout においてローに進
む端縁（ハイからローへの遷移）を発生することによっ
て、歪んだＣＭＯＳ出力信号Ｖ1 およびＶ2 の位相およ
びサイクル時間を検出する。たとえば、これらのローに
進む端縁は、図３（ｄ）の時間ｔ３およびｔ７で示され
る。出力信号Ｖout のパルス幅は、遅延ネットワークＤ
１およびＤ２における持続時間または遅延時間（すなわ
ち時間ｔ３とｔ４との間）によって定められる。したが
って、出力信号Ｖout のローに進む端縁を位相同期ルー
プ（ＰＬＬ）またはタイミングルーラ等の従来のタイミ
ング回路と同期することによって、２つの連続するロー
に進む端縁の間の周期が測定され得て、したがってシス
テムのクロック周波数が簡単に回復され得る。さらに、
出力信号Ｖout のパルスの列におけるサンプリングビッ
ト時間内のローに進む端縁の存在または不在を感知する
ことによって、論理「１」または「０」のいずれかに対
応するデータ情報が検出され得る。
【００２８】上述の詳細な説明より、この発明が、ＥＣ
Ｌ−ＣＭＯＳ変換器によって引起こされる歪んだサイク
ル時間または位相を有するデータ／周波数信号から位相
およびデータを回復するための論理インターフェース回
路を提供することがわかるであろう。論理インターフェ
ース回路は、第１のおよび第２のＥＣＬ−ＣＭＯＳ変換
器と、第１のおよび第２の遅延手段と、出力論理回路と
を含む。インターフェース回路は、データおよび周波数
情報の両方が簡単に、別個に抽出され得るように、ＣＭ
ＯＳ互換性のある出力信号を発生する。
Ｌ−ＣＭＯＳ変換器によって引起こされる歪んだサイク
ル時間または位相を有するデータ／周波数信号から位相
およびデータを回復するための論理インターフェース回
路を提供することがわかるであろう。論理インターフェ
ース回路は、第１のおよび第２のＥＣＬ−ＣＭＯＳ変換
器と、第１のおよび第２の遅延手段と、出力論理回路と
を含む。インターフェース回路は、データおよび周波数
情報の両方が簡単に、別個に抽出され得るように、ＣＭ
ＯＳ互換性のある出力信号を発生する。
【００２９】この発明の好ましい実施例として現在考え
られているものを図示し、説明したが、当業者には、こ
の発明の真の範囲を逸脱することなく、種々の変更およ
び変形がなされ得て、均等物がその要素にとって代われ
ることを理解されたい。加えて、その中心の範囲を逸脱
することなく、この発明の教示に対して特定の状況また
は材料に適合するように種々の変形がなされ得る。した
がって、この発明は発明を実施するために企図される最
良モードとして開示される特定の実施例に制限されず、
この発明は前掲の特許請求の範囲内にあるすべての実施
例を含むと意図される。
られているものを図示し、説明したが、当業者には、こ
の発明の真の範囲を逸脱することなく、種々の変更およ
び変形がなされ得て、均等物がその要素にとって代われ
ることを理解されたい。加えて、その中心の範囲を逸脱
することなく、この発明の教示に対して特定の状況また
は材料に適合するように種々の変形がなされ得る。した
がって、この発明は発明を実施するために企図される最
良モードとして開示される特定の実施例に制限されず、
この発明は前掲の特許請求の範囲内にあるすべての実施
例を含むと意図される。
【図１】ＥＣＬ差動入力信号、理想のＣＭＯＳ出力信
号、および歪んだＣＭＯＳ出力信号を示す波形図であ
る。
号、および歪んだＣＭＯＳ出力信号を示す波形図であ
る。
【図２】この発明の原理に従って構成される、論理イン
ターフェース回路の概略の回路図である。
ターフェース回路の概略の回路図である。
【図３】この発明の動作を理解する上で有用な、図２の
回路の種々の点における波形の図である。
回路の種々の点における波形の図である。
【図４】図２の変換器Ｔ１またはＴ２において用いられ
るためのＥＣＬ−ＣＭＯＳ変換器の詳細な概略の回路図
である。
るためのＥＣＬ−ＣＭＯＳ変換器の詳細な概略の回路図
である。
１０ 論理インターフェース回路 Ｄ１ 遅延ネットワーク Ｄ２ 遅延ネットワーク Ｔ１ 変換器 Ｔ２ 変換器
Claims (19)
- 【請求項１】 データおよび周波数情報の両方を簡単
に、別個に抽出し得るように、ＥＣＬ差動信号を受取
り、かつＣＭＯＳ互換性のある出力信号を発生するため
の論理インターフェース回路であって、前記インターフ
ェース回路は、 ＥＣＬ差動入力信号に応答して、第１のＣＭＯＳ出力信
号を発生するための、第１の変換器手段と、 ＥＣＬ差動入力信号に応答して、前記第１のＣＭＯＳ出
力信号に相補的である第２のＣＭＯＳ出力信号を発生す
るための、第２の変換器手段と、 前記第１のＣＭＯＳ出力信号および第１の遅延された信
号に応答して、第１のパルス幅制御信号を発生するため
の、第１の遅延手段と、 前記第２のＣＭＯＳ出力信号および第２の遅延された信
号に応答して、第２のパルス幅制御信号を発生するため
の、第２の遅延手段と、 前記第１のおよび第２のパルス幅制御信号に応答して、
そのサイクル時間が周波数情報を定めるために検出され
得て、かつそのパルスの存在または不在がデータ情報を
定めるために検出され得るパルス列の形状である出力信
号を発生するための、出力論理手段とを含む、論理イン
ターフェース回路。 - 【請求項２】 前記第１の変換器手段が、第１のＥＣＬ
−ＣＭＯＳ変換器（Ｔ１）を含む、請求項１に記載の論
理インターフェース回路。 - 【請求項３】 前記第２の変換器手段が、第２のＥＣＬ
−ＣＭＯＳ変換器（Ｔ２）を含む、請求項２に記載の論
理インターフェース回路。 - 【請求項４】 前記第１の遅延手段が、第１のインバー
タ（Ｉ１）と、第１の遅延ネットワーク（Ｄ１）と、第
１のＮＡＮＤ論理ゲート（Ｎ１）とを含む、請求項１に
記載の論理インターフェース回路。 - 【請求項５】 前記第２の遅延手段が、第２のインバー
タ（Ｉ２）と、第２の遅延ネットワーク（Ｄ２）と、第
２のＮＡＮＤ論理ゲート（Ｎ２）とを含む、請求項４に
記載の論理インターフェース回路。 - 【請求項６】 前記第１のＮＡＮＤ論理ゲート（Ｎ１）
の第１の入力が、前記第１のインバータ（Ｉ１）の出力
に接続され、その第２の入力が前記第１の遅延ネットワ
ーク（Ｄ１）の出力に接続され、前記第２のＮＡＮＤ論
理ゲート（Ｎ２）の第１の入力が、前記第２のインバー
タ（Ｉ２）の出力に接続され、その第２の入力が前記第
２の遅延ネットワーク（Ｄ２）の出力に接続され、前記
第１の遅延ネットワーク（Ｄ１）の入力が、前記第２の
ＮＡＮＤ論理ゲート（Ｎ２）の出力に接続され、前記第
２の遅延ネットワーク（Ｄ２）の入力が、前記第１のＮ
ＡＮＤ論理ゲート（Ｎ１）の出力に接続される、請求項
５に記載の論理インターフェース回路。 - 【請求項７】 前記第１および第２の遅延ネットワーク
（Ｄ１、Ｄ２）が各々、等しい遅延時間を与える１対の
インバータを含む、請求項５に記載の論理インターフェ
ース回路。 - 【請求項８】 前記第１および第２の遅延ネットワーク
（Ｄ１、Ｄ２）が各々、等しい遅延時間を与える複数個
で偶数個のインバータを含む、請求項５に記載の論理イ
ンターフェース回路。 - 【請求項９】 前記出力論理手段が、第３のＮＡＮＤ論
理ゲート（Ｎ３）を含み、前記第３のＮＡＮＤ論理ゲー
ト（Ｎ３）の第１の入力は、前記第１のＮＡＮＤ論理ゲ
ート（Ｎ１）の出力に接続され、その第２の入力は前記
第２のＮＡＮＤ論理ゲート（Ｎ２）の出力に接続され、
前記第３のＮＡＮＤ論理ゲート（Ｎ３）の出力は出力信
号を与える、請求項５に記載の論理インターフェース回
路。 - 【請求項１０】 前記第１および第２のＣＭＯＳ出力信
号が、立上がりおよび立下がり時間が等しくない非対称
である、請求項１に記載の論理インターフェース回路。 - 【請求項１１】 ＥＣＬ−ＣＭＯＳ変換器によって引起
こされる歪んだデューティサイクルを有するデータ／周
波数信号から位相およびデータを回復するための論理イ
ンターフェース回路であって、前記インターフェース回
路は、 ＥＣＬ差動入力信号に応答して、第１のＣＭＯＳ出力信
号および前記第１のＣＭＯＳ出力信号に相補的である第
２のＣＭＯＳ出力信号を発生するための、入力段手段
と、 前記第１のＣＭＯＳ出力信号および第１の遅延された信
号に応答して第１のパルス幅制御信号を発生するため
の、第１の中間段手段と、 前記第２のＣＭＯＳ出力信号および第２の遅延された信
号に応答して、第２のパルス幅制御信号を発生するため
の、第２の中間段手段と、 前記第１および第２のパルス幅制御信号に応答して、デ
ータおよび周波数情報の両方が別個に抽出されるよう
に、ＣＭＯＳ互換性のある出力信号を発生するための、
出力論理手段とを含む、論理インターフェース回路。 - 【請求項１２】 前記入力段手段が、第１および第２の
ＥＣＬ−ＣＭＯＳ変換器（Ｔ１、Ｔ２）を含む、請求項
１１に記載の論理インターフェース回路。 - 【請求項１３】 前記第１の中間段手段が、第１のイン
バータ（Ｉ１）と、第１の遅延ネットワーク（Ｄ１）
と、第１のＮＡＮＤ論理ゲート（Ｎ１）とを含む、請求
項１２に記載の論理インターフェース回路。 - 【請求項１４】 前記第２の中間段手段が、第２のイン
バータ（Ｉ２）と、第２の遅延ネットワーク（Ｄ２）
と、第２のＮＡＮＤ論理ゲート（Ｎ２）とを含む、請求
項１３に記載の論理インターフェース回路。 - 【請求項１５】 前記第１のＮＡＮＤ論理ゲート（Ｎ
１）の第１の入力が、前記第１のインバータ（Ｉ１）の
出力に接続され、その第２の入力が前記第１の遅延ネッ
トワーク（Ｄ１）の出力に接続され、前記第２のＮＡＮ
Ｄ論理ゲート（Ｎ２）の第１の入力が、前記第２のイン
バータ（Ｉ２）の出力に接続され、その第２の入力が前
記第２の遅延ネットワーク（Ｄ２）の出力に接続され、
前記第１の遅延ネットワーク（Ｄ１）の入力が前記第２
のＮＡＮＤ論理ゲート（Ｎ２）の出力に接続され、前記
第２の遅延ネットワーク（Ｄ２）の入力が前記第１のＮ
ＡＮＤ論理ゲート（Ｎ１）の出力に接続される、請求項
１４に記載の論理インターフェース回路。 - 【請求項１６】 前記第１および第２の遅延ネットワー
ク（Ｄ１、Ｄ２）が各々、等しい遅延時間を与える１対
のインバータを含む、請求項１５に記載の論理インター
フェース回路。 - 【請求項１７】 前記第１および第２の遅延ネットワー
ク（Ｄ１、Ｄ２）が各々、等しい遅延時間を与える複数
個で偶数個のインバータを含む、請求項１５に記載の論
理インターフェース回路。 - 【請求項１８】 前記出力論理手段が、第３のＮＡＮＤ
論理ゲート（Ｎ３）を含み、前記第３のＮＡＮＤ論理ゲ
ート（Ｎ３）の第１の入力が、前記第１のＮＡＮＤ論理
ゲート（Ｎ１）の出力に接続され、その第２の入力が前
記第２のＮＡＮＤ論理ゲート（Ｎ２）の出力に接続さ
れ、前記第３のＮＡＮＤ論理ゲート（Ｎ３）の出力が出
力信号を与える、請求項１５に記載の論理インターフェ
ース回路。 - 【請求項１９】 前記第１および第２のＣＭＯＳ出力信
号が、立上がりおよび立下がり時間が等しくない非対称
である、請求項１１に記載の論理インターフェース回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US935886 | 1992-08-28 | ||
| US07/935,886 US5264745A (en) | 1992-08-28 | 1992-08-28 | Recovering phase and data from distorted duty cycles caused by ECL-to-CMOS translator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204842A true JPH06204842A (ja) | 1994-07-22 |
Family
ID=25467843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5173989A Withdrawn JPH06204842A (ja) | 1992-08-28 | 1993-07-14 | Ｅｃｌ差動信号を受取りｃｍｏｓ互換性のある出力信号を発生するための論理インターフェース回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5264745A (ja) |
| EP (1) | EP0584946B1 (ja) |
| JP (1) | JPH06204842A (ja) |
| KR (1) | KR940005015A (ja) |
| DE (1) | DE69316680T2 (ja) |
| TW (1) | TW231385B (ja) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5391945A (en) * | 1993-09-24 | 1995-02-21 | Motorola, Inc. | Circuit and method for providing phase synchronization of ECL and TTL/CMOS signals |
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| KR19980023243A (ko) * | 1996-09-25 | 1998-07-06 | 황선두 | 2,2,6,6-테트라메틸-4-피페리디놀 에스테르 유도체의 정제 방법 |
| US5886539A (en) * | 1997-04-10 | 1999-03-23 | Advanced Micro Devices, Ind | Communication within an integrated circuit by data serialization through a metal plane |
| GB9708865D0 (en) * | 1997-04-30 | 1997-06-25 | Phoenix Vlsi Consultants Ltd | ECL-CMOS converter |
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