JP2533518B2

JP2533518B2 - 位相同期回路

Info

Publication number: JP2533518B2
Application number: JP62050084A
Authority: JP
Inventors: 秀夫佐藤; 和男加藤; 隆志佐瀬; 謙一恩田; 一郎生島
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-03-06
Filing date: 1987-03-06
Publication date: 1996-09-11
Anticipated expiration: 2011-09-11
Also published as: JPS63217719A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は位相同期回路に関する。

〔従来の技術〕

位相同期回路（以後PLLと略すこともある。）は入力
パルス信号と電圧制御発振回路（以下VCOと呼ぶ）の出
力パルスとの位相を比較し、位相差を検出する位相比較
回路の出力電流をループフイルタに印加し、このループ
フイルタに生じた電圧を上記電圧制御発振回路に入力す
ることにより帰還制御を行い、入力パルスと出力パルス
の同期をとるものである。

ループフイルタは応答特性を決定したり、雑音を除去
する機能をもつている。

PLLを構成する発振回路はPLLへの入力信号と位相同期
するため、送信された周波数・位相変調信号を受信側で
再生できる。従つて、どのような周波数・位相変調が送
信側でされたかを受信側で知ることができ、周波数・位
相復調器として利用できる。

また、フイードバツクによる追随性があるためドプラ
ー効果を持つ信号等のトラツキングに用いられる。又、
PLLは同期した入力信号以外の信号や雑音はするどく抑
圧する狭帯域選択性がある。そのため、最近では光通信
等で用いられるPCM通信におけるタインミング信号の抽
出にも用いられている。以上述べた以外の分野において
もPLLに広く利用されている。

PLLの出力信号は周波数リツプルを含まないことが望
ましい。この周波数リツプルは位相比較器の出力信号レ
ベルにリツプル成分が含まれていることに起因する。

従来の位相同期回路で周波数リツプルはループフイル
タを構成する抵抗に並列コンデンサを追加した平滑フイ
ルタによつて減少するようにしている。

このような位相同期回路の１例としては、例えばIEEE
J.on Selected in Communications,SAC−１（1983）に
おけるKellerらによる“Transmissoin Design Criteria
for Synchronous Token Ring"と題する文献に開示され
ている。

〔発明が解決しようとする問題点〕

上記のような方法はループフイルタにコンデンサを追
加するだけで周波数リツプルを減少できる簡単な方法で
あるが、コンデンサを大きくして周波数リツプルの低減
効果を増そうとするとループ特性にピーキングが生じて
入力信号のジツタ成分を増幅する。このため、ジツタを
抑えたまま周波数リツプルを低減することが困難であつ
た。

すなわちループフイルタは位相同期回路の個別の用途
で要求される条件例えば、周波数引込み時間を特に短か
くしたい、周波数リツプルを小さくしたい等でその時定
数を選択することが望ましい。しかしこの選択された値
がジツタの防止や応答性の向上の点から望ましい値では
なく、結果として十分な特性が得られなかつた。

又、上述の並列コンデンサを用いずに、ループフイル
タを構成するコンデンサと抵抗との時定数を大きくして
も位相比較回路の出力に含まれるリツプルを除去するこ
とも可能である。しかしながら、この時定数を大きくす
ると応答性は悪化する。

又、上述の文献に開示されたPLLにおいては、その発
振回路はduty比が50％のパルス信号を発生するよう構成
されており、その位相比較回路はこの発振信号のduty比
が50％であることを利用して入力信号と発振信号（即
ち、出力信号）との位相差を検出し検出された位相差情
報を持つパルス（p1）を発生している。従つて、位相差
の検出制度はduty比に影響される。又、上述の文献の位
相比較回路では後で詳述するように２つの位相検出信号
（T_D，T_U）との相互干渉が考慮されておらず、従つて検
出した位相差はこの信号間の相互干渉に影響される。以
上のような問題のため、従来の位相比較回路は高速化が
困難であり、従つて、高速性が要求される光通信等の分
野で使用されるとき必ずしも十分なものではなかつた。

光通信においては各々がPLLを含む複数個の光伝送モ
ジユールが用いられ、PCM変調されたデイジタルの光信
号からタイミング信号を発生する。

光ケーブルを介して送伝されてくる信号は高速であ
り、又、ジツタを伴つている。

このような用途に用いられる位相同期回路は、信号入
力時には応答を速くして高速に入力信号を引込み、引込
後はPLLの帯域（又は雑音帯域）を小さくして入力ジツ
タを抑圧することが必要である。しかし、一般にPLLの
引込み特性とジツタ抑制特性は相反する性質をもつてい
る。すなわち、高速引込みのためにループフイルタの時
定数を小さくすると、PLL帯域は大きくなりジツタ抑圧
特性が劣化する。

この問題に対処するための従来のPLLとしては、特公
昭59−12049号に記載のように、２つの時定数回路を設
け、入力信号と電圧制御発振器（以下VCOと略す）の周
波数の差が一定値以上の場合にフイルタの時定数を短縮
するように時定数回路を切り換えるものがあつた。ま
た、特開昭59−202736号に記載のものでは、PLLが同期
しているか否かを検出する検出器を位相比較器の出力側
に設け、非同期状態である時にはループフイルタの時定
数を小さくするようにしている。

〔発明が解決しようとする問題点〕

前述した特公昭59−12049号に記載のものでは、入力
信号の周波数とVCOの自走周波数（入力制御電圧０のと
きの発振周波数）とが大幅に異なつているときに始めて
ループフイルタの時定数を切換えるものであり、一方、
JP−Ａ−59−202736記載のものでは、VCOの発振周波数
が入力信号に同期していないときにループフイルタの時
定数を切換えている。これらのいずれによつても、同期
はずれ状態に於る引込み時間は短縮されるが、PLLの引
込み過程は、PLLが入力信号の周波数に同期した後の、
入力信号とVCO出力信号の位相差が所定値以下に減少す
る迄の過程をも含むものであつて、このための所要時間
も短いことが望まれる。しかし、上記の２つの従来技術
によると、前者では入力とVCOの周波数差が所定値以下
となつたときより後の、後者ではPLLが入力と同期状態
となつてときより後の引込み過程では、ジツタ抑圧に適
した狭いループ帯域幅に切換えられていてこのための引
込み時間を十分小さくできないという問題があつた。

本発明の目的は、位相同期回路の出力のリプルを低減
すべく、平滑フィルタとループフィルタを分離させた構
成において、位相同期の高速動作と高精度化を図ること
にある。

〔問題点を解決するための手段〕

上記の目的を達成するため、本発明は、入力パルス信
号の位相と出力パルス信号の位相との位相差を検出する
位相比較手段と、該位相比較手段の出力に基づいて前記
位相差に相当する信号を平滑する平滑フイルタと、該平
滑フイルタの出力に接続され、その出力に基づいて発振
周波数を制御するためのループフイルタと、該ループフ
イルタの出力に応じた周波数を有する前記出力パルス信
号を送出する電圧制御発振手段とから構成される位相同
期回路において、前記位相比較手段は、前記入力パルス
信号または出力パルス信号を制御信号とする第１の制御
パルス信号と、該第１の制御パルス信号を基準として前
記位相差に応じてパルス幅の変わる第２の制御パルス信
号と、該第1,第２の制御パルス信号に重ならない第３の
制御パルス信号を生成するよう論理回路で構成され、前
記平滑フイルタは、前記第1,第２の制御パルス信号のど
ちらか一方の制御パルス信号に応じて充電電流をスイッ
チング制御し、他方の制御パルス信号に応じて放電電流
をスイッチング制御して、充放電動作を繰り返して行う
積分回路と、該積分回路の各充放電動作の後の出力を前
記第３の制御パルス信号によりサンプルホールドするサ
ンプルホールド回路と、前記充電電流または放電電流の
少なくともいずれかを、前記サンプルホールド回路の出
力に基づいて制御し、且つ前記各充放電動作での充電電
荷量と放電電荷量の差が零に近づくように制御する電流
発生手段と、からなる、ことを特徴とする。

〔作用〕

位相同期回路を構成する位相比較手段と平滑フィルタ
を上記のように構成とすることにより、サンプルホール
ド回路の制御信号は位相比較手段で発せられる位相比較
信号と重ならないタイミングで動作し、このため積分動
作とサンプリング動作は互いに干渉しないので高速動作
が行える。

さらに、積分回路を動作させる位相差パルス（第1,第
２の制御パルス信号）は、位相差でパルス幅が変化する
可変パルス信号（第２の制御パルス信号）と位相差によ
らず一定でである基準パルス信号（第１の制御パルス信
号）であり、この基準パルスと可変パルスのパルス幅の
差が位相差に比例するようにしているので、位相比較手
段を構成する論理回路の遅延時間による各パルス幅の変
化を補正できると共に、零近傍の位相差における不感帯
を取り除くことができるので、位相同期の高精度化が図
れる。

本発明の位相比較回路に依れば、第１と第２の信号と
の位相を比較し、得られた位相差を代表するパルス信号
を出力する位相比較回路は主にフリツプフロツプ回路で
構成される第１−第４の手段と、第１の信号のレベル変
化点t₁と第２の信号の第１−第３のレベル変化点t₂−t₄
を検出し、論理回路で構成する第5,第６の手段で該t₁と
t₂の時間差と該t₃とt₄の時間差を検出する。

この構成により前記第１−第４の手段は信号の各レベ
ル変化点t₁−t₄で変化するよう動作する。それによつ
て、前記第5,6の手段は前記レベル変化点t₁，t₂間のパ
ルス信号と前記レベル変化点t₃とt₄間のパルス信号を出
力するよう動作する。ここで、該第5,6で発生する出力
パルスは前記第２の信号が“0"又は“1"のタイミングで
出力されるので、前記第２の信号のデューテイ比や、出
力パルスの相互干渉で検出した位相信号は変化しない。

〔実施例〕

以下本発明に依る実施例を図面を参照して説明する。

本発明の平滑フイルタの実施例を第１図により説明す
る。スイツチS1−S3の制御入力はパルス入力端子T1−T3
にそれぞれ接続し、スイツチS1は基準電圧−Verfと抵抗
R11間に、スイツチS2は演算増幅器A2の出力と抵抗R21の
間に接続している。スイツチS3は一端を接地しているコ
ンデンサC2と演算増幅器A2の非反転入力端子に接続する
とともに、他端を演算増幅器A1の出力に接続している。
演算増幅器A2は反転入力端子と出力端子を接続しバツフ
アアンプを構成している。以上のスイツチS3、コンデン
サC2、演算増幅器A2の接続はサンプルホールド回路を構
成している。

演算増幅器A1は非反転入力端子を接地するとともに、
出力端子と反転入力端子間にコンデンサC1を接続してい
る。更に、A1の反転入力端子には抵抗R11とR21の他端が
接続されている。以上の、演算増幅器A1、コンデンサC
1、抵抗R11,R21の接続はR11,R21に流れる電流を積分す
る積分器を構成している。R11,R21は積分器で積分され
るべき電流値を決める。

演算増幅器A3は非反転入力端子を接地するとともに、
出力端子と反転入力端子間に抵抗R3を接続している。更
に、A3の反転入力端子には一端を基準電圧−Vrefに接続
した抵抗R12と一端を演算増幅器A2の出力に接続した抵
抗R22を接続している。

次に、以上のように接続した本発明の実施例の動作を
第２図に示すタイムチヤートを用いて説明する。

第２図に示すタイムチヤートは入力パルスT1,T2のパ
ルス幅がＴ′１＝Ｔ′２からＴ′１＞Ｔ′２に変化した
時点から示してある。又、サンプリングパルスT3はパル
スT1とパルスT2にオーバーラツプしない条件で記述し
た。

ここで、積分器を構成している演算増幅器A1の出力電
圧VA1は入力パルスT1によりスイツチS1が閉じるとR11に
流れる充電電流I1を積分して増加する。一方、入力パル
スT2によりスイツチS2が閉じるとR21に流れる放電電流I
2を積分して、VA1は減少する。

この結果、入力パルスT1,T2の印加が終つた後の積分
器の出力VA1の電圧はΔＶだけ増加し、ΔＶは次式で示
された。

この積分結果はスイツチ３、コンデンサC2,演算増幅
器A2で構成されるサンプルホールド回路にサンプルパル
スT3のタイミングでサンプリングされる。このため、こ
のタイミングで電流I2はΔＩだけ増加し、ΔＩは次式で
示される。

（１）式より、I2が増加するとΔＶは減少する。した
がつて、以上の積分動作を繰り返すことにより（１）式
のΔＶが零になるように動作する。

すなわち、第１図に示す実施例の平衡条件は次式とな
る。

I1・Ｔ′１＝I2・Ｔ′２ …（３）次に、演算増幅器３と抵抗R12,R22,R30の構成は加算
回路である。平衡条件における出力電圧V₀はR11＝R12＝
R21＝R22＝Ｒとすると次式で示される。

V₀＝（I₂−I₁）・R₃₀ （３）式より従つて、V₀は（４）式から、出力V₀は入力パルスT1,T2のパルス幅
Ｔ′1,T′２の差に比例した電圧が得られることが分か
る。

又、演算増幅器A1による積分結果をサンプルホールド
するので演算増幅器A2の出力電圧VA2は第２図に示すよ
うにリツプルは発生しない。

次に、ステツプ応答特性について説明する。第１図の
閉ループは式（１），（２）で示されるように比較要素
で構成されるサンプル値制御系である。したがつて、ス
テツプ応答はサンプル回数をｎとすると次式で示され
る。

V₀(n)＝｛１−(1-G_l)ⁿ｝・V₀ …（５）ここで、G_lはループゲインであり、（１），（２）式
より次式で示される。

（５）式より、安定条件は０＜G_l＜２ …（７）であり、G_l＝１のときは１サンプルで応答する。G_lは
（６）式で示されるようにC1とR21で調整できるので、
高速応答が可能である。

以上のように、本発明の平滑フイルタの実施例によれ
ば、積分結果をサンプルホールドするので出力電圧にリ
ツプルがない。又、積分器で入力パルスT1とT2との時間
差検出を行うことにより、時間差検出を遅れ要素を含ま
ず比例要素のみを含む系で実現できるのでループゲイン
を選ぶ（例えば１にする）ことにより、平滑フイルタを
高速応答にできる。更に、ループの平衡条件を電流・時
間積が等しくなるように閉ループを構成しているので、
サンプルホールド回路等の特性の影響を直接受けずに高
精度にできる利点がある。

第３図に本発明の平滑フイルタの実施例を制御する回
路の一例を示す。本回路はPLLの位相比較回路に用いら
れるものであり、入力データD1,D2の立上りタイミング
の時間差を出力パルスT1,T2のパルス幅の差として検出
するものである。本回路の出力端子T1−T3は本発明の実
施例に示す回路の入力端子T1−T3に接続する。

本回路はクロツクの立上りで動作するフリツプフロツ
プFF1,FF2とANDゲートAND1,AND2とインバータINVから成
る。FF1のセツト端子Ｓとデータ端子Ｄは＋5Vに接続
し、クロツク入力端子CKは入力データ端子D1に接続す
る。更に、FF1のリセツト端子ＲはFF2の反転出力端子Ｑ
に接続し、FF1の出力端子Ｑは出力パルス端子T1とFF2の
データ入力端子Ｄに接続する。

一方、FF2のセツト端子Ｓとリセツト端子Ｒは＋5Vに
接続し、クロツク入力端子CKはインバータINVを介して
データ入力端子D2と接続する。AND1の２つの入力端子は
それぞれ、FF2の出力端子ＱとFF2のクロツク入力端子CK
と接続し、AND1の出力はパルス出力端子T2に接続する。
更に、AND2の２つの入力端子はそれぞれ、FF2の出力端
子Ｑとデータ入力端子D2に接続し、AND2の出力端子はパ
ルス出力端子T3に接続する。

以上のように接続した第３図の回路の動作を第４図の
タイムチヤートを用いて説明する。

第４図で入力データD2は連続したクロツク信号であ
り、入力データD1の基本周波数はD2の約1/2である。
又、入力データD2のduty ratioは50％である。

まず、FF1のＱ出力は入力データD1の立上りのタイミ
ングでFF1のＤ入力データをセツトするので、“1"に立
上る。次にFF2のＱ出力は入力データD2の立上りのタイ
ミングでFF1のＱ出力（“1"）をセツトするので、“1"
に立上る。FF2のＱ出力が“1"にセツトされると、FF2の
Ｑ出力は“0"となり、FF1をリセツトする。したがつ
て、FF2のＱ出力が立上るタイミングでFF1のＱ出力は立
下る。次に、FF2のＱ出力は入力データD2の立上りでFF1
のＱ出力（“0"）をセツトするので“L"に立下る。

以上から、FF1のＱ出力つまり、出力パルスT1のパル
ス幅は入力データD1とD2の立上り時間の差ΔＴと、D2の
周期の1/2との和となる。また、出力パルスT2はFF2のＱ
出力とD2の反転信号との論理積であるので、T2のパルス
幅はD2の周期の1/2となる。したがつて、T1とT2のパル
ス幅の差は入力データD1とD2の立上り時間の差と等し
い。

又、出力パルスT3はFF2のＱ出力と入力データD2との
論理積をとることによつて、第４図に示すように、出力
パルスT1とT2にオーバーラツプしない波形を得ることが
できる。

次に、第５図に示す本発明に用いる平滑フイルタの他
の実施例について説明する。第５図において、第１図に
示す本発明の平滑フイルタの実施例と同様の回路要素は
同一の符号で記述した。第１図と異なる点は積分電流I1
及びI2をカレントミラー回路で発生している点と出力信
号は電流としている点である。

すなわち、Ｎ形MOSトランジスタQ10,Q11,Q12のゲート
を共通に接続するとともに、Q10のゲートとドレインを
接続してカレントミラー回路を構成している。又、Ｐ形
MOSトランジスタQ20,Q21,Q22も同様にゲートを共通に接
続するとともに、Q20のゲートとドレインを接続してカ
レントミラー回路を構成している。出力信号は前記Q12
とQ22のドレインを接続した点から流れ出す電流であ
る。負荷インピーダンスZLはこの出力点に接続する。

又、基準電流源Ｉは第１図の基準電圧Vrefに相当する
ものであり、電源VccとMOSトランジスタQ10のゲート、
ドレインに接続している。

以上の様に接続した本発明に用いた平滑フイルタの本
実施例の動作を以下に説明する。

第５図において、カイレントミラー回路を構成してい
るMOSトランジスタQ10−Q12のゲート面積は等しくし、
各トランジスタのドレイン電流を等しくした。この時の
電流は基準電流源Ｉによつて決まり、I1とした。

又、MOSトランジスタQ20−Q22もゲート面積を等しく
し、各トランジスタのドレイン電流を等しくした。この
時の電流はMOSトランジスタQ30のドレイン電流で決定さ
れ、この電流をI2とする。

以上のバイアス状態は第１図に示す本発明の平滑フイ
ルタの実施例と同様である。したがつて、第２図に示す
タイムチヤートのパルスを入力した時の動作は第１図の
場合とほぼ同じである。

積分器を構成している演算増幅器A1の出力電圧は入力
パルスT1,T2の印加が終つた後、（１）式で示される電
圧ΔＶだけ増加する。

この電圧はスイツチS3、コンデンサC2,MOSトランジス
タQ30で構成されるサンプルホールド回路でサンプリン
グされる。この結果、トランジスタQ30のドレイン電流
が変化し、トランジスタQ21の電流I2もΔＩだけ増加す
る。このΔＩは抵抗R1に関係し、次式で示される。

（８）式はR1をR21と等しく選べば、（２）式と等し
くなり、第１図に示す実施例と等しい動作となる。した
がつて、第５図の実施例の平衡条件は（３）式となる。

次に、出力電流I₀はI2とI1の差となり、次式で示され
る。

これより、出力信号I₀は入力パルスT1,T2のパルス幅
Ｔ′1,T′２の差に比例した電流となる。

又、ステツプ応答についても第１図に示す実施例と同
様のことが言える。

したがつて、本発明に用いた平滑フイルタの他の実施
例においても、平滑フイルタの前の実施例と同様の効果
がある。

次に、第６図に示す本発明に用いた平滑フイルタの第
３の実施例について説明する。第６図において、第１図
及び第５図に示す本発明の平滑フイルタの実施例と同様
の回路要素は同一符号で記述した。

第５図に示す実施例と異なるのは次の３点である。

（１）第５図のS1−S3に相当するスイツチはＮ形MOSト
ランジスタQ41−Q43で構成するとともに、入力端子T1,T
2に接続したインバータINV1,INV2で制御してQ41,Q42と
逆相で動作するＮ形MOSトランジスタQ51,Q52を設けた。
これらのトランジスタQ51,Q52は自己バイアスしたイン
バータバツフアBF2とカレントミラーの出力トランジス
タQ11及びQ21のドレインの間に接続した。

（２）第５図で積分器を構成した演算増幅器A1はCMOSイ
ンバータバツフアBF1で構成した。

（３）サンプルホールド回路の出力電圧を電流に変換す
る回路はＮ形MOSトランジスタQ31,Q32から成る差動対ま
で構成した。この差動対はＮ形MOSトランジスタQ10−Q1
3から成るカレントミラー回路のQ13のドレン電流でバイ
アスした。差動対の一つの入力であるQ31のゲートはサ
ンプルホールド回路の出力点であるコンデンサC2に接続
し、他の入力であるQ31のゲートはVCCとGND間に直列接
続した抵抗R41,R42の中点に接続した。次に、以上に述
べた構成の差によつて生ずる動作の差について説明す
る。

まず、Q41,Q42と逆相で動作するトランジスタQ51,Q52
により、カレントミラー回路の出力トランジスタQ11,Q1
2の電流はQ41とQ51,Q42とQ52に交互に流れる。従つて、
Q11,Q12の電流は入力パルスT1,T2によつてスイツチング
しないため、第５図に示す実施例よりも高精度のＩ・Ｔ
積が得られる。

積分器を構成する増幅器としてCMOSのインバータバツ
フアを使用しているため高速動作に適する。また、複雑
な演算増幅器を必要としないため、低電圧電源（例えば
5V）で動作できる。

さらに、サンプルホールド回路の出力を差動回路によ
つてV/I変換したので、サンプルホールド回路の出力電
圧がΔＶだけ変化したときのQ21の電流の変化ΔＩは次
式となる。

ここで、I13はQ13のコレクタ電流、Ｋはトランジスタ
Q31,Q32の寸法によつて決まる定数である。又、g_mはQ31
とQ32とで構成される差動対の相互コンダクタンス（電
圧を電流に変換するときの係数）である。

したがつて、（６）式に相当するループゲインG_lは次
式となる。

（11）式の特性は入力パルスの周波数の設定をかえ、
て入力パルスのパルス幅Ｔ′１の範囲およびＴ′２の幅
（固定）が変化したときに有用となる。

つまり、高速応答、回路の安定性のためには、パルス
T1,T2のパルス幅の最大値が変化しても、ループゲインG
_lを約１に保つとともに、積分器の出力電圧の振幅変化
をほぼ一定に保つ必要がある。このため、Q11の連流I1
及びQ13の電流I13が入力パルスT2の時間に反比例の関係
にある或る値（即ちＫ′/T2で決まる値、但しＫ′は定
数）に定電流源Ｉの電流を設定する。この結果、ループ
ゲインG_lの変化はパルス幅Ｔ′２の平方に比例し、ルー
プゲインG_lの変化を抑えることができる。又、I1,I2積
を一定にできるので、積分器の出力振幅もほぼ一定にで
きる。

なお、トランジスタQ31,Q32のバイポーラトランジス
タを用いれば、（11）式のループゲインG_lはI13に比例
するので、ループゲインG_lは入力パルスT2の変化に対し
て一定に制御することができる。

したがつて、本発明を用いた平滑フイルタの第３の実
施例においても、第１図に示す本発明の平滑フイルタの
実施例と同様の効果があるとともに、入力パルス幅の最
大値を異なる値に設定しても、積分器で積分されるべき
電流値の設定を変えるだけで、高速で安定な平滑フイル
タが得られる。又、演算増幅器等の複雑な回路を用いな
いので、低電圧電源動作に適するとともに、LSI化し易
い効果がある。

次に、平滑フイルタとループフイルタを分離した本発
明の実施例を第７図により説明する。第７図において、
位相比較器PDは例えば第３図に示す回路で構成し、入力
D1,D2の位相差を検出し、パルスT1,T2のパルス幅の差と
して出力する。このとき、パルスT1,T2にオーバーラツ
プしないパルスT3も出力する。

平滑フイルタTIは例えば第６図に示す回路であり、T1
−T3のパルスを入力として動作し、Ｔ′1,T′２の時間
差に比例した電流を出力する。

平滑フイルタTIの出力とグランド間に直列に接続した
コンデンサCFと抵抗RFはループフイルタを構成する。

電圧制御発振器VCOはループフイルタの電圧によつて
制御される発振器である。VCOの出力ｏは位相比較器P
Dの入力D2に接続する。又、PDの他の入力D1には入力信
号ｉに接続する。

以上の様に構成した位相同期回路は入力周波数fiと出
力周波数ｏの周波数及び位相が一致するように動作す
る。ここで、平滑フイルタTIは高速応答で、出力にリツ
プルがないため、出力周波数ｏにもリツプルがないと
ともに、平滑フイルタによつてループ特性が変化しない
ため、ジツタの増加はなく、高精度で安定したPLLが実
現される。

したがつて、実施例によればジツタを増加しないの
で、周波数リツプルを低減できる効果がある。

尚上記実施例では電圧制御発振器VCOの出力ｏが直
接位相比較器PDに入力されている。しかしカウンタCOUN
を介して位相比較器PDに入力しても同様の効果がある。
カウンタCOUNは分周機能を有するものであり、分周機能
を有する回路を入れることにより入力パルスｉに対し
出力パルスｏの周波数が分周した比に対応して高くな
る。

上述の実施例によれば勝れた特性の位相同期回路を提
供できる。具体的には例えば平滑フイルタをループフイ
ルタと分離して構成できるので、ジツタを抑えたまま周
波数リツプルを低減できる効果がある。

第１図，第５図，第６図の回路は平滑フイルタである
として説明してきたが、これらの回路を、第１のパルス
信号列に含まれる第１のパルスと、別のパルス信号列に
含まれる第２のパルスであつて、互に時間的に重なりあ
うことなしに時系列的にあらゆる前記第１のパルスと第
２のパルスとのパルス幅の差を検出する時間差検出回路
と見なすことができる。上記第１のパルス信号列は例え
ば第２図で示した入力パルスT1であり、上記第２のパル
ス信号列は同じく入力パルスT2である。この時間差検出
回路によれば、積分器の出力をサンプリングするのでリ
ツプルのない出力電圧を得られる効果がある。又、積分
器でパルスの平均化を行なうことにより、平均化を比例
要素の系で行うので高速応答に適する効果がある。更
に、第1,5,6図の実施例ではループの平衡条件を電流・
時間積が等しくなるように構成しているので、サンプル
ホールド回路の特性の影響を受けずに高精度で時間差検
出できる効果がある。

第３図に示した位相比較回路はその取り扱う信号の周
波数が比較的低い場合には問題はないが高周波の信号を
扱う場合は問題が生ずる。第10,12,14図に示した本発明
による位相比較回路は高周波動作に適したものである。
これらの図で示した本発明の実施例の説明の前に第8,9
図を参照して従来の位相比較回路について説明する。な
お、第８図に示した回路は第３図のそれと実質的に同じ
ものであり、最初に記したIEEE、SAC−1 No.5（1983）P
P723−733に開示されたものと類似のものである。

従来の位相比較回路は第８図に示すように、フリツプ
フロツプ回路150,250と２入力OR回路350から成つてお
り、第９図のように動作する。第１の信号100及び第２
の信号200を第９図のように仮定すると、第１の出力信
号160は信号100の立上りで“1"となり、第２の出力信号
260は信号160が“1"になつている間に信号200の立上り
で“1"となる。信号260が“1"となるとフリツプフロツ
プ回路150はクリヤされ、信号160は“0"となる。フリツ
プフロツプ回路250は信号160,200が共に、“0"のときに
クリヤされた“0"となる。

以上の結果、信号160のパルス幅T_Uは信号200が“0"と
なつている時間をT_L、位相差をΔＴとすると次式で示さ
れる。

T_U＝T_L−ΔＴ …（１）一方、信号260のパルス幅T_Dは信号200が“1"となる時
間T_Hと等しい。このため、パルス幅T_DとT_Uの差は次式と
なる。

T_D−T_U＝ΔＴ＋T_H−T_L …（２）（２）式から、パルス幅T_DとT_Uの差は位相差ΔＴと時
間差T_H−T_Lの和で示される。ここで、時間差T_H−T_Lは信
号200のデユーテイ比で変化し、デユーテイ比が50％の
とき零となる。このため、位相差ΔＴはパルス幅T_D，T_U
の差により求めることができるが、信号200のデユーテ
イ比の影響を受ける。

また、図から、第１の出力信号160の立下りと該第２
の出力信号260の立上りのタイミングは等しい。このた
め、高速化すると信号160と260は相互に干渉し、パルス
幅T_U，T_Dが変化する。

このように、従来技術の位相比較回路は第２の入力信
号のデユーテイ比や、第1,第２の出力信号の相互干渉に
ついて配慮がされていないため、検出した位相差信号は
これらの影響を受ける問題があり、位相比較回路の高速
化は困難であつた。

以下、本発明の一実施例を第10図，第11図により説明
する。

本実施例は第10図に示すように、第１の信号100のレ
ベル変化点t₁を検出する手段10、第２の信号200の第１
−第３の変化点t₂−t₄を検出する回路20,30,40、変化点
t₁とt₂の時間差を検出する回路50、該変化点t₃とt₄の時
間差を検出する回路60から成り、手段10−60はフリツプ
フロツプ11,21,31,41、インバータ22,42、２入力ANDゲ
ート51,61で構成し、第11図に示すように動作する。AND
ゲート51,61の出力510,610からの信号T1,T2は第１−７
図に示した入力パルスT1,T3として使用した使用できる
ものであり、同じ符号を用いた。又、第10図の70は回路
20及び30に接続されてレベル変化点t₂とt₃との時間差を
検出する回路であり、２入力ANDゲート71で構成され
る。ANDゲート71の出口710からの信号は第１図−第７図
に示した制御パルスT3として用いることができるもので
あり、同じ名称を用いた。

なお、各フリツプフロツプ回路はＴ入力端子の立上り
のタイミングでＤ入力の状態をＱ出力にセツトするよう
動作する。また、▲▼入力端子が“0"のときＱ出力
は“0"となり、Ｑ出力と出力は常に反転状態となる。

フリツプフロツプ11のＱ出力110は信号100の立上りで
“1"となり、第１の信号のレベル変化点t₁を検出する。

フリツプフロツプ21,41のＴ入力端子は、それぞれイ
ンバータ22,42を介して信号200と接続している。このた
め、フリツプフロツプ21,41は信号200の立下りで動作す
る。

フリツプフロツプ21のＤ入力端子にはＱ出力信号110
が入力されるので、Ｑ出力210はレベル変化点t₁の後の
該信号200の立下りで“1"となり、第２の信号の第１の
レベル変化点t₂を検出する。

フリツプフロツプ31のＤ入力端子にはＱ出力210が入
力されるので、Ｑ出力310は信号200の立上りで“1"とな
り、第２の信号の第２のレベル変化点t₃を検出する。

さらに、フリツプフロツプ41のＤ入力端子にはＱ出力
310が入力されるので、Ｑ出力410は信号200の立下りで
“1"となり、第２の信号の第３のレベル変化点t₄を検出
する。

一方、フリツプフロツプ11のＱ出力110はフリツプフ
ロツプ21の出力が“0"でリセツトされるので、Ｑ出力
210が“1"のとき、Ｑ出力110は“0"となる。以後、信号
200のレベル変化点でフリツプフロツプ21,31,41のＱ出
力210,310,410は順に“0"となる。即ち、出力210は信号
200の立ち下がりt₄で、出力310は信号200の立ち上りt₅
で、出力410は信号200の立ち下りt₆でそれぞれ“0"とな
る。

２入力ANDゲート51の出力510はフリツプフロツプ11の
Ｑ出力110が“1"でかつ、フリツプフロツプ21の出力
が１のとき（即ち）Ｑ出力210が“0"のとき）“1"とな
り、２入力AND回路61の出力610は該フリツプフロツプ31
のＱ出力310が“1"でかつ、該フリツプフロツプ41のＱ
出力410が“0"のときに“1"となる。

すなわち、出力510のパルス幅はレベル変化点t₁とt₂
の時間差となり、出力610のパルス幅はレベル変化点t₃
とt₄の時間差となる。

したがつて、出力510のパルス幅T_Uは信号200の“1"の
期間T_Hと位相差ΔＴとの差となり、次式で示される。

T_U＝T_R−ΔＴ …（４）一方、出力610のパルス幅T_Dは期間T_Hと等しく、次式
となる。

T_D＝T_H …（５）（４），（５）式から、位相差ΔＴは次式となる。

ΔＴ＝T_D−T_U …（６）（６）式より、信号200のデユーテイ比によつてT_Hが
変化しても、位相差ΔＴは信号510,610のパルス幅の差T
_D−T_Uで安定に検出することができる。また、該出力510
と610の変化点は同一タイミングでないため、信号の相
互干渉の影響がない。

さらに、信号100のレベル変化点t₁及び信号200の第１
−第３のレベル変化点t₂−t₄は同種類のフリツプフロツ
プ回路11,21,31,41で検出できるので、各変化点の検出
タイミングは同一の遅れとなり、信号510,610のパルス
幅T_U，T_Dはフリツプフロツプの動作遅れの影響を受けな
い。

以上のように、本実施例によれば、第２の入力信号の
デユーテイ比や出力信号の相互干渉によつて、検出位相
差が変化しないため、誤差の小さな位相比較回路を実現
できる。

更に、検出された位相差はフリツプフロツプ回路の動
作遅れに依存しないため、高速動作の位相比較回路を実
現できる効果がある。

２入力ANDゲート71の出力710はフリツプフロツプ21の
Ｑ出力210が“1"でかつ、フリツプフロツプ31のＱ出力
が“0"（即ち、出力が１）のとき“1"となる。即ち、
出力710はレベル変化点t₂とt₃との間“1"となり、第1,5
−７図の実施例のスイツチS3を駆動するのに用いられ
る。第３図の位相比較回路を用いて平滑フイルタを駆動
する場合は各スイツチS1,S2,S3はパルスT1,T2,T3でそれ
ぞれ駆動されてS1→S2→S3の順に動作し、積分回路への
充電→積分回路からの放電→サンプルホールドという１
サイクルを繰返した。第10図の位相比較回路出力で駆動
する場合は、各スイツチはS2→S1→S3の順序で駆動さ
れ、従つて平滑回路は積分回路からの放電→積分回路へ
の充電→サンプルホールドという順序で１サイクルを終
えると考えることができる。

次に、本発明の他の実施例を第12図，第13図により説
明する。

本実施例は第２の入力信号200の第１のレベル変化点
を検出する回路20′と信号200の第３のレベル変化点を
検出する回路40′の構成が第10図に示す本発明の一実施
例と異なる。なお、第10図と同一機能の要素は同一符号
で示した。

手段20′のフリツプフロツプ回路21のＤ入力240はフ
リツプフロツプ回路11のＱ出力110と第１の入力信号100
を２入力OR回路24を介して接続する。更に、フリツプフ
ロツプ21の▲▼入力260は入力信号100をインバータ
回路25を介した信号と、フリツプフロツプ31のＱ出力31
0を２入力NAND回路26を介して接続する。また、フリツ
プフロツプ21と41の出力に相当する信号はフリツプフ
ロツプ21と41のＱ出力インバータ回路23,43を介してそ
れぞれ出力する。

以上のように構成した本発明の他の実施例の動作を第
13図の動作タイミング図で説明する。

第13図において、第１の入力信号100と第２の入力信
号200の位相差はΔＴとし、フリツプフロツプ11,21,31,
41の遅延時間はtdとした。

手段20′のＤ入力240は第１の信号100とＱ出力110の
論理和であり、第13図の条件では第１の信号100と等し
い信号となる。また、フリツプフロツプ21の▲▼入
力260は第１の信号100の反転信号とＱ出力310の論理積
の反転信号である。このため、第１の信号100が、“1"
のとき▲▼入力260は“1"となり、フリツプフロツ
プ21はクリアされない。

フリツプフロツプ21は第２の信号200の立下りのタイ
ミングで動作するので、フリツプフロツプ21のＱ出力21
0は第１の信号100が“1"となり、かつ第２の信号が立下
がつた時刻のtd後に“1"に反転する。これより、回路2
0′は第２の信号200の第１のレベル変化点を検出でき
る。

第１の信号100のレベル変化点を検出する回路10と第
２の信号200の第2,3のレベル変化点を検出する回路30,4
0の動作は基本的に第12図に示す本発明の実施例と等し
い。

つまり、回路10のＱ出力110は第１の信号100の立上り
時刻td後に“1"に反転し、フリツプフロツプ21の出力
が“0"（即ちＱ出力210が“1"）になるとtd後に“0"と
なる。

回路20′のＱ出力210は第２の信号が立下がつたtd後
に“1"になつた後、該▲▼入力260が“0"になるとt
d後に“0"となる。

回路30のＱ出力310はＱ出力210が“1"または“0"とな
り、かつ第２の信号200が立上つた時刻のtd後に“1"ま
たは“0"に反転し、回路40′のＱ出力410はＱ出力310が
“1"または“0"となり、かつ第２の信号が立下がつた時
刻のtd後に“1"または“0"に反転する。

以上のように、回路10−40は第１の信号のレベル変化
点、第２の信号の第１−第３のレベル変化点をフリツプ
フロツプ回路の動作遅延時間td後に検出できるので、本
実施例においても第12図に示す実施例と同様の効果があ
る。

さらに、本実施例においては、第１の信号100の立上
りと第２の信号200の立下りタイミングをフリツプフロ
ツプで直接比較する方式なので、上記タイミングが等し
い位相の±πの近傍においても正しく位相差を検出でき
る効果がある。

なお、第12図の実施例で、第１の信号100が“1"とな
る期間が短いと、この期間に第２の信号200の立下りタ
イミングがない場合が生ずる。このとき、回路10は動作
するが、他の回路は動作しないため、誤動作が起きる。
ORゲート24はこの誤動作を防止するものであり、回路10
が動作したら必ず回路20が動作するよう、Ｑ出力信号11
0をORゲート24を介して、フリツプフロツプ21のＤ入力
に供給した。

次に本発明の第３の実施例を第14図，第15図により説
明する。

本実施例の構成は第２の信号の第１のレベル変化点を
検出する回路20″が第３のレベル変化点を検出する回路
も兼ね備えている点が第10図の本発明の実施例と異な
る。なお、第10図と同一機能の要素は同一符号で示し
た。

本実施例の動作を第15図により説明する。第15図は第
10図の信号100が第２の信号200に対してΔＴだけ遅れた
条件で示した。

回路10のＱ出力110は第１の信号100の立上りで“1"に
反転し、回路30のＱ出力310が“1"になると、“0"に反
転する。回路20″のＱ出力210はＱ出力110が“1"でかつ
第２の信号の立下りのとき“1"に反転し、第２の信号の
次の立下りのとき“0"に反転する。さらに、回路30のＱ
出力310はＱ出力210が“1"でかつ第２の信号の立上りの
とき“1"に反転し、Ｑ出力210が“0"のときクリアさ
れ、“0"となる。

以上のように、回路10は第１の信号のレベル変化点を
検出し、回路20″は第１の信号のレベル変化点後の第２
の信号の第１及び第３のレベル変化点を検出し、回路30
は第２信号の第２のレベル変化点を検出できる。

このため、本発明の第２の実施例においても、第１図
に示す本発明の実施例と同様の効果がある。

上記の実施例によれば入力信号のデユーテイ比や、出
力信号の相互干渉によつて、検出位相が変化しないた
め、誤差が小さく、安定な位相比較回路を実現できると
ともに、検出位相はフリツプフロツプ回路の動作遅れに
影響されないので高速動作の位相比較回路を実現できる
効果がある。

次に、本発明による、周波数引込検出回路、位相差検
出回路及びモード制御回路を備えたPLLの一実施例につ
いて、図面を参照して説明する。

第16図において、位相比較器80は入力信号f₁と出力信
号f₀を入力とし、位相差信号81,82を出力する。位相差
信号81は変換利得G₁，G₂（G₁＞G₂）を持ち動作モード信
号601によつて制御できる。即ち、引き込み時はG₁を選
択し、引き込み完了後のジツタ抑制時にはG₂を選択す
る。位相差信号81は抵抗R4を介してループフイルタ83へ
入力される。ループフイルタ83はコンデンサＣと抵抗R
2,R3で構成され、抵抗R3は動作モード信号601で制御さ
れるスイツチSW1でシヨートできる。VCO300はループフ
イルタの出力信号201に応じた周波数信号_０を出力す
る。周波数引込み検出回路400は位相差信号82がある一
定値以下となる状態がある一定期間経続したときに周波
数を引込んだと判定し、周波数引込み信号401を１にす
る。フイルタ電流検出回路500は抵抗R4の両端電圧を入
力として位相差を検出するもので、この両端電圧の絶対
値がある一定値以下になつたときにフイルタ電流検出信
号501を１にする。モード制御回路600は周波数引込み信
号401とフイルタ電流検出信号501の論理積をアンドゲー
ト610でとり、モード切換信号601を出力する。

以上の各構成要素の詳細を次に説明する。第17図は位
相比較器80の実施例を示すもので、第18図はその動作の
タイミングチヤートである。

第17図において、破線で囲まれた部分Ａは第３図で説
明したものと同一の位相比較回路であり、破線で囲まれ
て、パルスT1,T2のパルス幅の差を代表する電流に変換
する回路部Ｂを制御するものであるが、その詳細な説明
は省略する。

VCOの出力信号f₀は連続したクロツク信号であり、
（デユーテイ50％）、入力信号f₁の基本周波数の２倍の
周波数である。

入力信号f_iと出力信号f₀の立上りタイミングの差Δ
は、パルス信号T1,T2のパルス幅の差（Δ＋π）−τ
＝Δで与えられる。サンプルパルスT3はパルス信号T
1,T2にオーバラツプしない波形が得られる。

第17図においては、部分Ａの位相比較回路として第３
図の回路を用いて示したが、第10,12or14図の回路が使
えることは云うまでもなく、又、これら第10,12,14図の
回路を用いることによりPLLの高速化が達成できること
は前述したとおりである。

次に、上記のパルス信号T1,T2のパルス幅の差を電流
に変換する破線で囲まれた部分Ｂ及びＣについて述べ
る。

部分Ｂは第５図で示した平滑フイルタと、その積分器
一これは演算増幅器A1と、A1の非反転入力とグランド間
に接続された電源V_Bと、A1の出力と反転入力との間に接
続されたコンデンサC1とで構成されている一を除き同一
である。第17図においてはこの積分器は反転アンプAMP
とその入出力間に接続されたコンデンサC1′で構成して
いる。これ以上の詳細な部分Ｂの説明は省略する。

部分Ｃは動作モード信号84で制御されて、位相差信号
81の変換利得をG1とG2との間で切り換えるための回路で
ある。PMOSトランジスタQ114,Q115はそのゲートをPMOS
トランジスタQ20のゲートと共通に接続されている。NMO
SトランジスタQ103,Q102のゲートはNMOSトランジスタQ1
0のゲートと共通に接続されている。Q114とQ103のドレ
イン同志は接続されており、Q115とQ102のドレイン同志
も又接続されており、スイツチ104は動作モード制御信
号84で制御されるスイツチでQ114とQ103のドレインの接
続点とQ115とQ102のドレインの接続点との間に接続され
ている。Q115とQ102のドレインの接続点から位相差信号
81が出力される。

さて、カレントミラーを構成するトランジスタQ10−Q
12,Q102,Q103のゲート面積は、トランジスタQ103が他の
Ｋ倍で、他は全て等しくし、一方カレントミラーを構成
するトランジスタQ20−Q22,Q114,Q115のゲート面積は、
トランジスタQ114が他のＫ倍で、他は全て等しいとす
る。ここで、パルスT1が１のときはアナログスイツチS1
が閉じられ、積分器を構成している反転アンプAMPの出
力V₁は上昇し、パルスT2が１のときはスイツチS2が閉じ
るので出力V₁は下がる。この結果、反転アンプBF1の出
力V₁の変化分ΔV₁は次式となる。

ここで、τ＋Δ，τは前述したパルス信号T1,T2の
パルス幅であり、I₁，I₂は各カレントミラー回路の電
流、C1はコンデンサC1の容量である。このΔV₁はスイツ
チS3とコンデンサC2で構成されるサンプルホールド回路
に於て、サンプルパルスT3でサンプリングされホールド
される。この結果、第18図V₂に示すようにリツプルが除
去される。サンプルホールド回路の出力V₂は、トランジ
スタQ30と抵抗R1で構成されるV/I変換回路で電流I₂に変
換される。この結果、ΔV₁が増加するとV₂、従つてI₂が
増加し、I₂が増加すると（１）式からΔV₁は減少する。
この結果、パルス信号T1,T2による積分動作が繰り返さ
れると（１）式のΔV₁が零になるよう動作し、平衡条件
は次式となる。

Ｔ′1,T′2,I₂ …（２）ここで、Ｔ′1,T′２はパルスT1,T2のパルス幅であ
り、それぞれτ＋Δ，τに等しい。

これより、スイツチS104が開いているときの位相差信
号81の電流及び位相差信号82の電流I₂（OFF）は次式で
示される。

又、スイツチS104が閉じた時の位相差信号101の電流I
₂（ON）は次式となる。

（３），（４）式より明らかなように、位相差信号8
1,82はパルス信号T1,T2のパルス幅の差Δに比例した
電流となつて信号f_iとf_oの位相を検出できる。更に、動
作モード信号84によるスイツチS104のオンオフによつて
信号81のレベル、すなわちこの信号の変換利得が変化す
る。

第19図は周波数引込み検出回路86の実施例を示すもの
で、第20図はその動作タイミングチヤートである。これ
らの図の於て、位相差信号82（電流）は信号f_iとf_oの位
相差Δに比例するので、抵抗421と422の接続点の電圧
Ｖφもこの位相差に比例する。コンパレータ430の出力C
MP1はＶφが基準電圧V_r1よりも大きい時に１となり、コ
ンパレータ440の出力CMP2はＶφが基準電圧V_r2よりも小
さい時に１となる。ノアゲート450の出力▲▼はCMP
1又はCMP2が１のとき０となり、カウンタ470をリセツト
する。カウンタ470は▲▼が１でｎビツトの出力Q_n
が０のとき、出力信号f_oのパルスをカウントし、Q_nが１
になるとカウントを停止する。したがつて、カウンタ47
0の計数値Ｎは▲▼が１のとき時間とともに増加
し、▲▼が０になると０となる。▲▼が１とな
る期間がカウンタの計数値が2ⁿになるまで継続するとQ_n
は１となり、カウンタの計数を停止する。ところで、周
波数引込み過程では▲▼が１となるまでの期間が短
く、引込み後は１を継続する。したがつて、カウンタ47
0の計数値が2ⁿになるまでの期間を、周波数引込み過程
で▲▼が１となるまでの期間以上に選べば、カウン
タ470の出力Q_nで周波数引込みを検出できる。

以上の様に構成した第16図の実施例の動作を第21図に
示す動作波形により説明する。同図は引き込み同期過程
における信号f_iとf_oの位相差Δの変化及びこの時の各
信号を示したものである。PLLは位相差が−π〜＋πの
間を繰り返し変化する周波数引込み過程と、位相差が−
πからほぼ０に選定する位相同期過程を経過して入力信
号を取込む。この同期過程における周波数引込み信号40
1は、位相差Δが周波数引込検出位置以下になつた状
態が時間μの間経続した時刻t₂に１になる。ここで、時
間μは入出力信号のビート周波数の周期以上の値で第19
図で説明したものである。

フイルタ電流検出信号501は、第21図の位相差Δ
（相当の電流）が同図のフイルタ電流検出等価位相以下
となつたとき１となる。ここで検出するフイルタ電流の
値は安定に検出できる範囲で小さいほどよい。

モード制御信号601は、周波数引込信号401とフイルタ
電流検出信号501の論理積であり周波数を引込み、かつ
フイルタ電流が十分小さい値になつた時点で１となる。
このモード制御信号601が１になると、位相比較器80の
位相信号出力81の変換利得を下げるとともに、ループフ
イルタ83のスイツチSW1を閉じ、高速引込状態から高ジ
ツタ抑圧状態に切り換える。

以上のように、動作モードはフイルタ電流が微小値の
点で切り換えられるので、位相比較器80の変換利得やル
ープフイルタの抵抗値を切り換えてもVCO300の入力信号
の変化がなく、これに大きな外乱を与えることがないか
ら、引込状態を継続できる。

以上の実施例によれば、周波数を引込みかつフイルタ
の電流値が十分小さくなつたときに、PLLの動作を高速
引込み状態から高ジツタ抑圧状態に切り換えるので、引
込み時間が高速引込み状態の特性のみで決定でき、高速
引込み特性を確保したまま、ジツタ抑圧特性を更に向上
できる。

なお、第16図の実施例ではモード制御信号601で位相
比較器80の変換利得とループフイルタ200の抵抗値の双
方を制御しているが、これは、いずれか一方の制御であ
つても本発明の効果を発揮できる。

第16図の実施例では、モード制御回路600はアンドゲ
ート１個のみとしたが、第22図はこの回路の別の実施例
を示すものである。本実施例はRSフリツプフロツプを構
成するナンドゲート631,632に周波数引込み信号401と、
フイルタ電流検出信号501をインバータ621で反転した信
号を入力し、インバータ622でフリツプフロツプの出力
を反転してモード制御信号601を出力するように構成し
ている。第23図はこのモード制御回路600の動作を示す
真理値表であつて、この真理値表から分かるように、周
波数引込み信号401が０のときはフイルタ電流検出信号5
01に関係なく高速引込み状態となり、周波数引込み信号
401、フイルタ電流検出信号501が共に１のときは高ジツ
タ抑圧状態となる。

更に、周波数引込み信号401が１でフイルタ電流検出
信号501が０のときは前の状態を保持するので、一たん
高ジツタ抑圧状態になるとフイルタ電流検出信号501に
関係なく高ジツタ抑圧状態を保持できる。従つて、この
モード制御回路によれば一たん高ジツタ抑圧状態になる
とフイルタ電流検出信号501にかかわらず高ジツタ抑圧
状態を保持できるので、入力信号f_iのジツタ等によるフ
イルタ電流の変動に対しても安定な位相同期回路を提供
できる効果がある。

次に第16図のフイルタ電流検出回路500の一具体例に
つき図面を参照して説明する。このフイルタ電流検出回
路は入力信号f_iと出力信号f_oとの位相差を検出するもの
であるから、位相差検出回路と考えることもできる。

第25図はフイルタ電流検出回路500の具体的回路を示
す図であり、第26図はその動作を説明するため波形図で
ある。

フイルタ電流が第21図に示すように負から零に変化す
る場合、フイルタ電流検出のしきい値は−ΔＩに設定す
ることが必要である。これは、この場合、もし±ΔＩに
設定すると、フイルタ電流の零検出はできないからであ
る。一方、フイルタ電流が第６図の逆の正の方向から零
に変化する場合はしきい値を±ΔＩに設定することが必
要である。このように、フイルタ電流検出回路は±ΔＩ
の電流を検出することが目的である。

第25図にフイルタ電流検出回路の構成を示す。コンパ
レータ530,540のオフセツト電圧は一方向にシフトし、
−ΔＶにする。これはコンパレータを構成する差動回路
の電流密度をアンバランスに設計することで容易に実現
できる。コンパレータ530,540の出力532,542はANDゲー
ト550の入力に接続される第25図を参照して、フイルタ
電流I_Fに比例して、抵抗R4の両端電圧V_Fは変化する。コ
ンパレータ530の出力532はV_Fが−ΔＶで反転し、“H"と
なる。また、コンパレータ540の入力は530と逆にしてい
るため、コンパレータ540の出力542はV_Fが＋ΔＶで反転
し“L"となる。フイルタ電流検出信号501は532と542の
論理積であり、V_Fが−ΔＶから＋ΔＶの間で“H"とな
る。フイルタ電流I_FはI_F＝V_F/R4で示されるので、電流
検出範囲ΔＩはΔＩ＝ΔV/R4となる。ΔＩはコンパレー
タ530,540のオフセツト電圧と電流検出抵抗R4で決定で
きる。

また以上では電流検出は抵抗R4の両端電圧で行うとし
たが、フイルタ200に流れる電流の検出が目的である故
に、抵抗R2等に流れる電流を検出してもよい。

次に周波数引込み検出回路400の別の回路例について
図面を参照して説明する。

第26図は回路図である。図において破線Ｃで囲んだ部
分は第17図の部分Ｃである。第26図において、NMOSトラ
ンジスタQ108,Q109の電流は第２図に示す位相比較回路8
0のバイアス電流I₁にリンクし、それぞれK₁，I₁，K₂，I
₁である。また、PMOSトランジスタQ118,Q119の電流は80
の可変電流I₂にリンクして動作し、いずれもI₂である。

動作波形を第27図に示す。図において、I₂は位相Δ
が０のときI₁と等しくなり、Δの増減に応じて変化す
る。

Q108,Q118のドレイン出力402はI₂がK₁・I₁と等しい点
で変化し、“1"となり、Q109,Q119のドレイン出力403は
I₂がK₂・I₁と等しい点で変化し、“1"となる。このた
め、カウンタ470のクリヤ信号▲▼は−_１以下と
＋_１以上で“0"となりカウンタをクリヤする。

第26図の450−470の構成は第19図と等しい。

第16図の実施例によれば、引込み時間を高速引込み状
態のみの特性で決定できるので、高速引込み特性を確保
し、更に引込んだ後に十分なジツタ抑制特性を実現でき
るという効果がある。

〔発明の効果〕

本発明の位相同期回路によれば、平滑フィルタを構成
するサンプルホールド回路の制御信号は、位相比較手段
で発せられる位相比較信号と重ならないタイミングで動
作し、このため積分動作とサンプリング動作は互いに干
渉しないので高速動作が行える。さらに、平滑フィルタ
を構成する積分回路を動作させる位相差パルスは、位相
差でパルス幅が変化する可変パルス信号と位相差によら
ず一定でである基準パルス信号であり、この基準パルス
と可変パルスのパルス幅の差が位相差に比例するように
しているので、位相比較手段を構成する論理回路の遅延
時間による各パルス幅の変化を補正できると共に、零近
傍の位相差における不感帯を取り除くことができるの
で、位相同期の高精度化が図れるという効果がある。

また、本発明の位相比較回路によれば、第２の入力信
号のデューティ比や出力信号の相互干渉によって、検出
位相差が変化しないため、誤差の小さな位相比較回路を
提供することができると共に、さらに検出された位相差
はフリップフロップ回路の動作遅れに依存しないために
高速動作が実現できるという効果がある。

【図面の簡単な説明】

第１図は本発明による平滑フイルタの実施例を示す図、
第２図は第１図の実施例を説明するに有用な図、第３図
は第１図の平滑フイルタを制御する回路例を示す図、第
４図は第３図の回路を説明するに有用な図、第５図は本
発明の平滑フイルタの別の実施例を示す図、第６図は本
発明の平滑フイルタの更に別の実施例を示す図、第７図
は本発明のPLLの一実施例を示す図、第８図は従来の位
相比較回路の１例を示す図、第９図は第８図の動作を示
すための図、第10図，第12図，第14図は本発明の位相比
較回路の実施例を示す図、第11図，第13図，第15図は第
10図，第12図，第14図の回路の動作を示す図、第16図は
本発明のPLLの一実施例を示す図である。第17図及び第1
8図はそれぞれ第16図中の位相比較器の実施例を示す図
及びその動作タイムチヤート、第19図及び第20図はそれ
ぞれ第16図中の周波数引込み検出回路の例を示す図及び
その動作タイムチヤート、第21図は第16図のPLLの動作
タイムチヤート、第22図及び第23図はそれぞれモード制
御回路の別の例を示す図及びその動作説明図、第24図及
び第25図はフイルタ電流検出回路の一例を示す図及びそ
の動作を説明するに有用な図、第26図及び第27図はそれ
ぞれ周波数引込み検出回路の別の例を示す図及びその動
作を説明するに有用な図である。 PD…位相比較器、VCO…電圧制御発振器、TI…平滑フイ
ルタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者恩田謙一日立市久慈町4026番地株式会社日立製作所日立研究所内 (72)発明者生島一郎東京都千代田区神田駿河台４丁目６番地株式会社日立製作所内 (56)参考文献特開昭56−119520（ＪＰ，Ａ) 特開昭60−223224（ＪＰ，Ａ) 特開昭57−30414（ＪＰ，Ａ) 実開昭60−4043（ＪＰ，Ｕ) 特公昭59−41327（ＪＰ，Ｂ２) 特公昭58−43930（ＪＰ，Ｂ２)

Claims

(57)【特許請求の範囲】

【請求項１】入力パルス信号の位相と出力パルス信号の
位相との位相差を検出する位相比較手段と、該位相比較
手段の出力に基づいて前記位相差に相当する信号を平滑
する平滑フイルタと、該平滑フイルタの出力に接続さ
れ、その出力に基づいて発振周波数を制御するためのル
ープフイルタと、該ループフイルタの出力に応じた周波
数を有する前記出力パルス信号を送出する電圧制御発振
手段とから構成される位相同期回路において、前記位相比較手段は、前記入力パルス信号または出力パルス信号を制御信号と
する第１の制御パルス信号と、該第１の制御パルス信号
を基準として前記位相差に応じてパルス幅の変わる第２
の制御パルス信号と、該第1,第２の制御パルス信号に重
ならない第３の制御パルス信号を生成するよう論理回路
で構成され、前記平滑フイルタは、前記第1,第２の制御パルス信号のどちらか一方の制御パ
ルス信号に応じて充電電流をスイッチング制御し、他方
の制御パルス信号に応じて放電電流をスイッチング制御
して、充放電動作を繰り返して行う積分回路と、該積分回路の各充放電動作の後の出力を前記第３の制御
パルス信号によりサンプルホールドするサンプルホール
ド回路と、前記充電電流または放電電流の少なくともいずれかを、
前記サンプルホールド回路の出力に基づいて制御し、且
つ前記各充放電動作での充電電荷量と放電電荷量の差が
零に近づくように制御する電流発生手段と、からなるこ
とを特徴とする位相同期回路。
【請求項２】特許請求の範囲第１項において、前記平滑
フィルタを構成する前記積分回路は、第１のカレントミ
ラー回路と第２のカレントミラー回路を有し、前記第１
又は第２の制御パルス信号の一方により前記第１又は第
２のカレントミラー回路の一方の回路による電流で充電
動作を行ない、前記第１又は第２の制御パルス信号の他
方により前記第１又は第２のカレントミラー回路の他方
の回路による電流で放電動作を行ない、さらに、前記サ
ンプルホールド回路の出力により前記第１又は第２のカ
レントミラー回路の少なくとも一方の電流を制御させる
ようにしたことを特徴とする位相同期回路。
【請求項３】特許請求の範囲第１項において、前記サン
プルホールド回路の出力に基づいて前記充電電流又は放
電電流を制御するループゲインG1は、０＜G1＜２に設定
されることを特徴とする位相同期回路。