KR100347445B1 - 비주기 신호의 정확한 지연을 위한 마스터-슬레이브 지연고정 루프 - Google Patents

비주기 신호의 정확한 지연을 위한 마스터-슬레이브 지연고정 루프 Download PDF

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Abstract

본 발명은 전기소자 인터페이스 시스템(10)에 관한 것이며, 이 시스템은 클록 신호(50)를 제공하기 위한 클로킹 회로(44)를 포함한다. 송신 소자(14)는 클로킹 신호(50)에 응답하여 비주기 스트로브 신호(54)와 데이터 신호(18)를 제공한다. 수신 소자(16)는 스트로브 신호(54)와 데이터 신호(18)를 수신한다. 수신 소자는 데이터 신호의 데이터 셀에 대해 스트로브 신호의 엣지를 위치설정(position)하기 위해 스트로브 신호를 지연시키기 위한 지연회로(76)를 포함한다. 이 지연회로(76)는 로드된 지연 소자와 이 로드된 지연 소자의 로드를 제어하기 위한 DC 레벨 복원회로(166A)를 포함한다. 지연 소자들은 RC 로드가 로드된 일련의 인버터가 될 수 있다. DC 레벨 복원 회로는 펄스 발생 회로가 될 수 있다.

Description

비주기 신호의 정확한 지연을 위한 마스터-슬레이브 지연 고정 루프 {A MASTER-SLAVE DELAY LOCKED LOOP FOR ACCURATE DELAY OF NON-PERIODIC SIGNALS}
데이터는 종종 2개의 전기소자들(electrical components) 사이에서 전달된다. 예를 들어, 데이터는 마이크로프로세서와 메모리 사이에서 전달된다. 소위 공통 클록 패러다임에 있어서, 클록으로부터의 신호는 송신 소자 및 수신 소자 모두에 제공된다. 데이터는 송신 소자로부터 전달되어, 한 클록 사이클 내에서 수신 소자에 래치된다. 따라서, 소자들 사이에서 데이터가 전달될 수 있는 속도는 도체(conductors)를 통한 데이터의 비행시간(flight time)에 의해 제한된다. 클록 주파수의 소정의 레벨 위에서는, 전기적인 상호접속 길이가 클록 주기보다 더 길어지기 때문에, 공통 클록 방법은 더 이상 이용될 수 없다.
이러한 문제점을 극복하기 위해, 링크의 수신측에서 데이터를 래치하기 위해 데이터와 함께 타이밍 정보가 전송되는 기술이 개발되었다. 이것은 소스 동기 신호법(source synchronus signaling)으로 불린다. 첫번째 기술에 있어서, 타이밍 정보는 데이터와 동일한 도체 상에서 전송된다. 두 번째 기술에 있어서는, 타이밍 정보가 별도의 도체를 통해 전송된다.
두 번째 기술의 한가지 접근방법에 있어서는, 데이터가 소자들 사이의 링크 상에서 전송되는 경우에만 차동 타이밍 신호 또는 스트로브 신호가 토글링된다. 데이터는 링크의 수신측에서 래치된다. 회로는 래치된 데이터를 수신소자의 클록 도메인으로 변환한다. 스트로브 신호는 데이터 셀에 대해 스트로브를 중앙에 위치시키기 위해 데이터로부터 오프셋된다. 지연 회로에는 일련의 저항·캐패시터 로드 인버터(resistor capacitor loaded inverters)가 사용되었다. 비주기적인 스트로브 신호에 의해 정확한 지연을 제공하는 것이 어렵게 된다. 비주기에 의하면, 스트로브 신호는 단지 데이터의 전송과 관련해서 토글링되게 된다(그러나, 스트로브 신호는 한시적으로는 주기적이 될 수도 있다). 따라서, 타이밍 정보는 단지 간헐적으로만 이용가능하게 된다. 또한, 지연회로의 노드들은 인입 데이터의 주파수보다 더 큰 대역폭을 갖는다. 만일 이러한 조건이 충족되지 않으면, 지연회로의 노드들의 전압이 데이터 패턴에 의존적이 된다. 클록 패턴에 대하여, 노드들의 전압은 레일(rails)에 도달하지 못하지만, 반면에, 1과 0들의 긴 스트링에 대해서는, 전압이 레일에 도달하게 되어, 타이밍 신호의 패턴 의존 지터(pattern dependent jitter)를 유발하게 된다.
따라서, 비주기적인 타이밍 신호를 지연시키는데 있어 패턴 의존 지터를 피할 수 있는 인터페이스 시스템이 요구된다.
본 발명은 전기소자들 사이에서 비주기 스트로브 신호를 지연시키기 위한 지연회로를 포함하는 인터페이스 시스템에 관한 것으로서, 특히, 지연회로가 패턴 의존 지터를 방지하기 위한 DC 레벨 복원(restoration)을 포함하는 인터페이스 시스템에 관한 것이다.
본 발명의 실시예에 관한 다음의 설명 및 첨부도면으로부터 보다 완전하게 이해될 것이다. 그러나, 이것은 본 발명을 특정 실시예로 제한하고자 하는 것은 아니며, 단지 설명 및 이해를 위한 것이다.
도1은 본 발명의 일실시예에 따른 전기소자 인터페이스 시스템의 개략적 블록도.
도2는 도1의 시스템에 사용된 지연회로의 개략적 블록도.
도3은 도1의 시스템에서 발생되는 데이터 신호, 스트로브 신호 및 지연된 스트로브 신호의 그래프.
도4는 도2의 지연회로에 사용된 지연회로의 개략적 블록도.
도5는 DC 레벨 복원 유무에 따른 도4의 지연회로에서의 전압 신호의 그래프.
도6은 도4의 지연회로에 사용된 펄스 발생기를 도시한 도면.
본 발명은 전기소자 인터페이스 시스템에 관한 것이며, 이 시스템은 클록 신호를 제공하기 위한 클로킹 회로를 포함한다. 송신 소자는 클로킹 신호에 응답하여 스트로브 신호와 데이터 신호를 제공한다. 수신 소자는 스트로브 신호와 데이터 신호를 수신한다. 수신 소자는 데이터 신호의 데이터 셀에 대해 스트로브 신호의 엣지를 위치설정(position)하기 위해 스트로브 신호를 지연시키기 위한 지연회로를 포함한다. 이 지연회로는 로드된 지연 소자와 이 로드된 지연 소자의 로드를 제어하기 위한 DC 레벨 복원회로를 포함한다. 본 발명의 몇몇 실시예에서, 스트로브 신호는 비주기적이다.
도1을 참조하면, 전기소자 인터페이스 시스템(10)은 2개의 전기소자(14,16)를 포함한다. 이 인터페이스 시스템(10)은 소자(14)로부터 소자(16)까지의 데이터의 고속 전송을 위한 특정 애플리케이션을 갖는다. 이들 소자(14,16)는 다양한 소자, 즉, 마이크로프로세서, 메모리, 로직, 제어기 등이 될 수 있으며, 이들에 제한되는 것은 아니다. 소자(14)는 마이크로프로세서가 될 수 있고, 소자(16)는 고속 버스(예를 들어, Intel사에 의해 제조된 펜티엄프로 프로세서와 관련된 백사이드 버스와 유사한 백사이드 버스)에 의해 분리된 메모리(예, L2 캐시)가 될 수 있다. 이들 소자(14,16)는 데스크탑, 서버, 휴대용 컴퓨터 등과 같은 개인용 컴퓨터의 일부가 될 수 있다. 이들 소자(14,16)의 구성의 단지 일부분만이 도시되어 있다.
소자(14)에서, 데이터 신호(18)는 도체(28)상의 클록 신호(50)에 응답하여 도체(20)로부터 래치(22)를 통해 도체(26)상에 제공된다. 래치(22)는 D 플립-플롭을 포함할 수 있다. 클록 신호(50)는 또한 AND 게이트(30)의 한 입력에도 제공된다. 이 AND 게이트(30)의 다른 입력은 스트로브 인에이블 신호가 선택적으로 인가되는 도체(34)에 접속된다. 이 AND 게이트(30)의 출력은 래치(38)의 클록 입력에 인가된다. 스트로브 인에이블 신호가 표명되면(asserted), 래치(38)는 클록 신호(50)에 응답하여 도체(40)상에 스트로브 신호(54)를 제공한다. 이 래치(38)는 토글 플립-플롭을 포함할 수 있다. 대안의 실시예에서는, 플립-플롭의 D 입력이 제어된다.
도체(34)상의 스트로브 인에이블 신호는 전기소자(14)로부터 전기소자(16)로의 데이터 전송과 관련하여 표명되며, 그렇지 않으면 표명되지 않는다. 예를 들어, 클록 신호(50)의 4개의 클록 사이클에서 데이터 신호(18)의 4개의 섹션의 전송이 완료될 수 있다. 마지막 데이터 섹션의 전송에 따라, 스트로브 인에이블 신호는 표명해제되고(deasserted), 스트로브 신호(54)는 더 이상 액티브 상태가 아니다. 이러한 이유로, 스트로브 신호(54)는 비주기적이다(그러나, 한시적으로는 주기적이 될 수 있다).
클록 신호(50)는 클록 소스(44)로부터 발생된다. 이 클록 소스(44)로부터의 클록 신호(50')는 도체(60)에 제공된다. 도체(28,60)상에는 클록 신호(50,50')를 지연시키는 기생지연(기생지연(64,66)으로 표현됨)이 존재한다. 이들 클록 신호(50,50')는 불완전한 방식으로 분배되며, 따라서, 원래의 클록의 정확한 복제가 존재하지 않는다. 이상적으로는, 이들 클록 신호(50,50')는 동일하다. 이들 클록 신호(50,50')는 단일 클록 신호로서 생각할 수 있다.
래치(82)는 도체(26)로부터 데이터 신호(18)를 수신한다. 만일 지연회로(76)가 없고, 스트로브 신호(54)와 데이터 신호(18)가 동시에 도달한다면, 래치(82)에서 데이터 비트를 위한 셋업 시간이 없어지게 된다. 도1 및 도2를 참조하면, 이러한 문제점을 해결하기 위해, 수신 소자(16)에서 지연회로(76)에 의해 스트로브 신호(54)의 지연이 이루어지고, 따라서, 이상적으로는 스트로브 신호(54)의 트리거링 엣지가 데이터 셀의 개시점과 종료점 사이의 중앙에 있게 된다. 이렇게 함으로써, 셋업 및 홀드 시간 또는 마진을 위한 시간의 양이 균일해진다. 대안으로, 스트로브 신호(54)가 서로 다른 양만큼 지연되어, 셋업 시간과 홀드 시간에서의 차를 유발할 수도 있다. 트리거링 엣지는 단지 상승(rising) 엣지가 되거나 또는 단지 하강(falling) 엣지가 될 수도 있고, 또는 상승 엣지 및 하강 엣지 모두가 될 수도 있다.
도1을 참조하면, 변환기(translator)(86)는 래치(82)로부터의 데이터 신호(18)를 수신 소자(16)의 클록 도메인으로 변환한다. 인터페이스 시스템(10)에는 2개의 클록 또는 타이밍 도메인이 있다. 제1 타이밍 도메인은 클록(44)의 도메인이고, 제2 클록 도메인은 스트로브 신호(54)의 도메인이다. 스트로브 신호(54)의 타이밍 도메인은 클록 신호(50')의 도메인과는 다른데, 그 이유는 도체(40)를 통한 스트로브 신호(54)의 비행시간을 포함하여 다양한 지연이 존재하기 때문이다. 따라서, 스트로브 신호(54)의 위상은 클록 신호(50,50')의 위상과 무관하다. 이들 클록 신호(50,50')는 그것을 한 클록 도메인의 일부로서 처리하기 충분하게 근접해있다. 변환기(86)는 데이터 신호(18)를 클록 신호(50')와 동기시킨다. 이 변환기(86)는 스트로브 신호(54)와 클록 신호(50') 사이의 위상 오프셋을 처리하기 위한 충분한 대기시간(latency)을 제공한다.
지연회로(76)에 의해 도입되는 지연은 2가지 기준을 달성하는 것이 바람직하다. 먼저, 지연된 스트로브 신호(54)의 트리거링 엣지가 데이터 셀의 중앙에 있게 되도록 지연이 정확하게 이루어져야 한다. 두 번째로, 지연이 공급전압에서의 변화에 집중되어야 한다. 또한, 지연회로(76)는 데이터가 전송되고 있는 동안만이 아니라, 항상 스트로브 신호(54)가 토클하지 못하는 경우 조차도 원하는 지연을 제공하는 것이 바람직하다.
전술한 바와 같이, 이들 소자(14,16)는 클로킹 소스(44)로부터 클록 신호(50,50')를 수신한다. 스트로브 신호(54)는 클록 신호(50')와 동일한 주파수 또는 관련된 주파수를 가지며, 단지 위상 오프셋만 있다. 지연회로(76)는 지연을 발생하기 위해 클록 신호(50')로부터의 주파수 정보를 이용한다.
클록 신호(50')의 주파수는 1/2 분주기 회로(72)에 의해 분할되며, 따라서, 도체(74)상의 클록 신호의 주기는 클록 신호(50')의 주기의 2배가 된다. 주기가 더욱 커지면 지연회로(76)에서 적절한 지연을 제공하는 것이 더욱 용이해진다. 결과적으로 생성된 클록 신호는 도체(74)에 의해 지연회로(76)로 제공된다.
도2를 참조하면, 마스터-슬레이브(master-slave) 지연회로(76)는 도체(40)상의 스트로브 신호(54)와 도체(74)로부터의 클록 신호를 수신한다. 이 지연회로(76)는 전압 제어 지연회로(108) 및 지연회로(112)를 포함하는 지연 고정 루프(delay lock loop)와, 도체(74)상의 클록 신호의 위상을 도체(106)상의 지연된 피드백 신호와 비교하는 위상 검출기(104)를 포함한다. 이 위상 검출기(104)의 출력은 캐패시터로서 작용하는 p-채널 MOS(p-MOS) 트랜지스터(120)와 저항(122)을 포함하는 RC필터(118)로 제공된다. 지연회로(76)를 간단하게 유지시키기 위해, 이 필터(118)는 잡음을 여과하기 위한 저역 통과 필터로서 작용하는 간단한 1극(one pole) RC 회로이다. 지연회로(108,112,144)는 지연회로내의 지연회로이기 때문에, 이들 지연회로(108,112,144)는 부분지연회로(sub-delay circuits)로 부를 수 있다.
도체(136)상의 전압 제어 신호(V-CONTROL)는 도체(142)를 통해 지연회로(108,112)와 도체(132)를 통해 전압 제어 지연회로(144)로 제공된다. 이들 지연회로(108,112,144)는 서로 동일하다. V-CONTROL 신호는 지연회로(108,112)의 지연이 도체(74)상의 클록 신호의 1위상과 동일하게 될 때까지 지연회로(108,112)를 조절한다. 이들 지연회로(108,112)를 통한 지연이 클록 신호의 1위상과 동일해지면, 루프는 고정되어, 고정 상태에서 머무르게 된다. 이들 지연회로(108,112)를 포함하는 루프에서의 지연은 데이터 셀의 개시점으로부터 종료점까지의 지연을 제공한다. 지연회로(144)의 지연은 1/2 지연이며, 이것은 데이터 셀의 개시점과 종료점 사이의 절반 거리에 지연된 스트로브 신호(54)의 액티브 엣지 또는 트리거링 엣지(상승 엣지 또는 하강 엣지)를 집중시킨다.
도3은 데이터 신호(18), 도체(40)상의 스트로브 신호(54) 및 도체(78)상의 지연된 스트로브 신호(54) 사이의 일반적인 관계를 나타내는 타이밍도이다. 데이터 신호(18)는 다양한 데이터 셀을 포함하고 있으며, 그 중에서 데이터 셀 A,B,C,D가 예시되어 있다. 데이터 셀들은 개시 엣지(B)와 종료 엣지(E)를 갖는다(물론, 실제적인 신호는 이러한 예리한 엣지를 갖고 있지 않다). 데이터 또는 비트 주기(셀폭으로도 불림)는 2개의 인접한 엣지 사이(예를 들어, 시간 t0로부터 시간 t2까지)에있다. 데이터 셀 A는 논리값 1이고, 데이터 셀 B는 논리값 0이다. 데이터 셀 C와 D는 모두 논리값 1이다. 데이터 신호(18)는 NRZ(non-return to zero) 방식에 따른다. 따라서, 데이터 셀 C와 데이터 셀 D 사이에는 전이(transition)가 없다. 데이터 신호(18)는 논리 0들과 논리 1들이 특정 순서에 따르지 않는다는 점에서 비주기적이다. 그러나, 연속하는 데이터 셀들은 일반적으로 동일한 데이터폭을 가지며, 그러므로 데이터 셀은 주기를 갖는다고 말한다.
스트로브 신호(54)는 지연된 스트로브 신호(54)의 상승 엣지 및 하강 엣지가 데이터 셀의 개시 엣지와 종료 엣지 사이의 중앙에 오도록 지연된다. 예를 들어, 데이터 셀 A는 시간 t0에서 시작되어 시간 t2에서 종료된다. 시간 t1은 시간 t0와 t2 사이의 절반 거리이며, 지연된 스트로브 신호(54)의 상승 엣지는 시간 t1에서 발생한다. 이것은 래치(82)에서 또는 다른 장소로 소자(16)에서 데이터의 셋업(S) 및 홀드(H)를 위한 동일한 시간을 허용한다. 지연된 스트로브 신호(54)의 하강 엣지는 시간 t3에서 발생하며, 이것은 데이터 셀 B의 개시점과 종료점 사이의 절반 거리이며, 따라서, 래치(82) 또는 다른 장소에서 데이터의 셋업 및 홀드를 위한 동일한 시간을 제공한다. 데이터 셀 C의 개시점과 종료점은 시간 t4와 t6에 있으며, 데이터 셀 D의 개시점과 종료점은 시간 t6와 t8에 있다. 시간 t5에 있는 지연된 스트로브 신호(54)의 상승 엣지는 데이터 셀 C의 중앙에 있으며, 시간 t7에 있는 지연된 스트로브 신호(54)의 하강 엣지는 데이터 셀 D의 중앙에 있다. 따라서, 데이터 셀 C와 D를 위한 동일한 셋업 및 홀드 시간이 존재한다.
도3에서, 스트로브 신호(54)의 주기는 데이터 신호(18)의 데이터 셀의 셀폭(또는 주기)의 2배가 된다(스트로브 신호(54)의 주기는 시간 t4로부터 t8까지이다). 전술한 바와 같이, 스트로브 신호(54)는 데이터가 전송되는 경우에는 한시적으로 주기적이며, 다른 상태에서는 주기적이지 않다. 본 발명의 다른 실시예에서, 비트폭은 스트로브 신호(54)의 주기와 동일하게 될 수 있다. 이 경우에, 단지 하나의 트리거링 엣지, 예를 들어, 스트로브 신호의 상승 엣지만이 중앙에 위치된다. 도3의 경우에는 고속 서버를 위한 특정 애플리켄이션을 가질 수 있지만, 반면에, 셀폭이 스트로브 신호 주기와 동일한 경우에는 보다 저속이고 저렴한 데스크탑 컴퓨터 시스템을 위한 특정 애플리케이션을 가질 수 있다. 단일 장치에 데이터 신호 주파수 특성을 둘다 구비하기 위해 지연 루프에 2대1 멀티플렉서가 사용될 수 있다. 그러나, 이 멀티프렉서의 지연은 제어되지 않고 Vcc 감도를 증가시키는 경향이 있다.
도4를 참조하면, 도체(40)상의 스트로브 신호(54)는 지연회로(144)내의 인버터(150)에 의해 반전된다. 인버터(152A)(지연 소자의 일례임)는 인버터(150)로부터 도체(154A)상의 반전된 신호를 수신하여 반전시킨다. 제어 RC(resistor-capacitor) 회로(166A)는 도체(162A)를 통해 인버터(150,152A)로 RC 로드를 제공한다. 인버터(150,152A)가 스위칭되는 속도는 RC 로드의 양과 관련되어 있다. 제어 RC 회로(166A)는 캐패시턴스를 제공하는 pMOS 트랜지스터(178A)와 저항을 제공하는 n-채널 MOS(nMOS) 트랜지스터(170A)를 포함하고 있다. 저항의 양은 도체(132)상의 V-CONTROL 신호에 의해 제어된다. 상세하게 후술하는 바와 같이, 펄스 발생기(172A)는 도체(176A)상의 전압 VRC(A)로의 DC 레벨 복원을 제공한다.
인버터(152B)는 인버터(152A)로부터 도체(154B)상의 신호를 수신하여 반전시킨다. 인버터(152C)는 인버터(152B)로부터 도체(154C)상의 신호를 수신하여 반전시킨다. 인버터(152D)는 인버터(152C)로부터 도체(154D)상의 신호를 수신한다. 인버터(190)는 인버터(152D)로부터 도체(194)상의 신호를 반전시킨다. 제어 RC 회로(166B)는 도체(162B)를 통해 인버터(152A,152B)에 RC 로드를 제공한다. 제어 RC 회로(166C)는 도체(162C)를 통해 인버터(152B,152C)에 RC 로드를 제공한다. 제어 RC 회로(166D)는 도체(162D)를 통해 인버터(152C,152D)에 RC 로드를 제공한다. 이들 제어 RC 회로(166B,166C,166D)는 회로(166A)와 본질적으로 동일하다.
이들 다수의 인버터는 가능한 지연 범위(즉, 상한 및 하한)를 설정한다. 물론, 도4에 도시된 것보다 더 많거나 더 적은 수의 인버터가 존재할 수도 있다. 도체(132)상의 V-CONTROL 신호는 상기 범위내의 실질적인 특정 지연을 설정한다.
도4에서, 전압 VRC(A)는 도체들(174A,176A)의 노드에서의 전압이다. 제어 RC 회로(166A)내의 펄스 발생기(172A)는 도체들(174A,176A)의 노드에 DC 레벨 복원 신호를 제공하는 DC 레벨 복원 회로이다. DC 레벨 복원 신호는 전압 VRC(A)에 영향을 주고, 따라서, 인버터(152A)가 스위칭되는 속도에 영향을 준다. 제어 RC 회로(166A)내의 도체(176A)에 대응하는 제어 RC 회로(166B)내의 도체(176B)(도시 안됨)에는 전압 VRC(B)가 존재한다. 마찬가지로, 제어 RC 회로(166B)내의 펄스 발생기(172B)(도시 안됨)는 도체들(174B,176B)(도시 안됨)의 노드에 DC 레벨 복원 신호를 제공하는 DC 레벨 복원 회로이다. DC 레벨 복원 신호는 전압 VRC(B)에 영향을 주고, 따라서, 인버터(152B)가 스위칭되는 속도에 영향을 준다. 인버터에 대해 로드의 크기를 정확하게 맞춤으로써, 회로를 Vcc에서의 변화에 아주 집중되게 만들게되는데, 그 이유는 로드에서의 변화가 인버터에서의 변화를 추적하기 때문이다. 고속 애플리케이션(예, 백사이드 버스 애플리케이션)에 지연회로(76)를 사용하는데 있어서의 문제점은 도체(174A,176A)들의 노드, 특히, 낮은 제어 전압에 있는 노드가 매우 낮은 대역폭을 갖는다는 것이다. 전술한 바와 같이, 이것은 캐패시터 전압이 패턴 의존적일 때 입력단에 패턴 의존 지터를 부가할 수 있다. DC 레벨 복원은 이러한 문제점을 해결한다.
펄스 발생기(172A,172B 등)의 목적은 패턴 의존 지터를 피하는 것이다. 패턴 의존 지터란 신호의 사이클의 전압 레벨이 신호의 초기 상태 및/또는 신호의 길이에 의존하는 상황을 말한다. 펄스 발생기(172A,172B 등)가 없으면, VRC(A),VRC(B) 등의 전압이 스트로브 신호(54)가 토글링되는 시간의 길이 및/또는 스트로브 신호(54)가 트랜잭션의 개시점에서 하이 또는 로우로 전이하는지 여부에 의존할 수 있다. 도5를 참조하면, VRC(A)에 대한 펄스 발생기(172A)의 효과와 VRC(B)에 대한 펄스 발생기(172B)(도시 안됨)의 효과가 신호(180,182,184,186)로 도시되어 있다. 신호(180)는 펄스 발생기(172A)가 없는 상태에서 전압 VRC(A)를 나타낸다. 기준선(192)(점선으로 도시됨)은 레일(rail) 전압을 나타낸다. 신호(182)는 펄스 발생기(172A)가 동작하고 있는 상태에서의 전압 VRC(A)를 나타내고, 신호(184)는 펄스 발생기(172B)(도시 안됨)가 없는 상태에서의 전압 VRC(B)를 나타내고, 신호(186)는 펄스 발생기(172B)가 동작하고 있는 상태에서의 전압 VRC(B)를 나타낸다. 도5에서, 이들 신호는 도체(40)상의 스트로브 신호(54)의 상승 엣지에 응답하는 것으로 가정한다.
예를 들어, 1 비트 셀 이후에 로우로 진행하는 엣지(low going edge)가 뒤따르는 스트로브 신호(54)의 하이로 진행하는 엣지(high going edge)에 대해, 신호(180)의 가장 높은 전압은 V1이 될 수 있다. 이와 대조적으로, 만일 스트로브 신호(54)가 장시간 동안 하이에서 머무르면, 이 신호(180)의 가장 높은 전압은 레일 전압 VR에 근접해질 수 있다. 따라서, 인버터의 상승 시간, 즉, 지연회로(144)를 통한 지연은 이 신호가 하이에서 유지되고 있는 시간의 길이에 따라 달라지게 되며, 이것은 바람직하지 못하다. 그러나, 펄스 발생기(172A)가 동작하고 있는 상태에서, 신호(182)의 가장 높은 전압은 스트로브 신호(54)가 하이에서 머무르는 시간의 길이와 관계없이 거의 VR이 된다. 이 신호(182)는 스트로브 신호(54)의 지속기간과 무관한 상승 시간 및 하강 시간을 갖는다. DC 레벨 복원이 있는 상태에서, 지연회로를 통한 매 사이클의 종료점에서, 전압 VRC(A),VRC(B) 등은 정지값(quiescent value)으로 복원되며, 이것은 매 사이클 마다 동일하다.
신호(184)의 경우에, 트랜잭션의 개시점에서, 도체(154A)상의 스트로브 신호는 레일 전압에 근접해있다. 그러나, 그 이후에는 가장 높은 전압이 레일 전압보다 약간 낮다. 예를 들어, 인버터(152B)의 트립(trip) 포인트가 _Vcc에 있다. 시간 t1에 있는 하강 엣지는 휴지 레벨(quiet level)로부터 시작되지만, 반면에, 시간 t2에 있는 하강 엣지는 보다 낮은 전압 레벨로부터 시작된다. 인버터(152B)는 시간 t1의 하강 엣지에서 보다 시간 t2의 하강 엣지에서 더욱 빠르게 스위칭하게 된다. 이것이 패턴 의존 지터의 일례다. 신호(186)에서는 매 사이클마다 DC 레벨이 존재하며, 따라서, 신호 패턴에 관계없이 동일한 지연이 존재한다.
이제, 도6을 참조하여 펄스 발생기(172A)의 일실시예에 관해 상세하게 설명한다. 일반적으로, VRC(A)의 로우 진행 엣지는 문제가 되지 않는다. 문제점은 하이 진행 엣지에 관해 일어나기 쉽다. 도체(160A)상의 전압 신호는 인버터(204A)와 nMOS 트랜지스터(224A)의 드레인에 제공된다. 인버터(204A) 출력의 반전된 신호는 인버터(206A)의 입력과 NOR 게이트(210A)의 한 입력에 제공된다. 인버터(206A)의 출력도 역시 NOR 게이트(210A)의 입력에 제공된다. 인버터(206A)를 통한 지연으로 인해, NOR 게이트(210A)는 그 출력에서 짧은 펄스(brief pulse)를 제공하고, 이것은 nMOS 트랜지스터(220A)의 게이트로 제공된다. 트랜지스터(224A)가 항상 ON 상태로 있도록 이 트랜지스터(224A)의 게이트에는 기준 전압(222A)이 제공된다. nMOS 트랜지스터(230A)의 게이트는 도체(174A)의 노드에서 그 드레인에 연결되어 있다. 동작중에, 펄스 발생기(172A)는 트랜지스터(220A)를 하이로 펄싱하여, 일단 인버터(204A)로의 입력이 _Vcc를 통과하면 Vcc - Vt(임계전압)의 전압 레벨을 복원하게 된다. 트랜지스터(224A)는 이 레벨에서 전압을 유지하기 위한 스몰 키퍼 회로(small keeper circuit)로서 작용한다. 트랜지스터(230A)는 서브스레시홀드 리키지(subthreshold leakage)가 VRC(A)를 복원 레벨 이상으로 끌어당기지 않도록 트랜지스터(224A)를 위한 작은(예, < 1 마이크로 암페어(㎂)) 바이어스 전류를 제공하는 장채널(long channel) 소자이다. 이것은 비교적 Vcc 레벨에 집중되는 패턴 무관 지연을 제공한다. 루프 필터는 Vss가 아니라 Vcc에 접속되어 있다는 것을 주목하자. 따라서, Vcc에서의 변화가 인버터(150)를 통해 나타나고, 또한, 트랜지스터(170A)에도 나타나며, 그에 따라 지연회로(144)의 Vcc 잡음 제거 능력을향상시킨다. 이들 트랜지스터는 Vcc 감도를 최소화시키는 크기로 되어 있다.
이 기술분야의 통상의 지식을 가진 자에게는 예시된 다양한 회로의 많은 변형예가 명백할 것이다. 예를 들어, 여기에 예시된 다양한 로직 회로들은 동일한 기능을 수행하는 다른 로직 회로로 대체될 수도 있다. 본 발명의 일반적인 기능은 상당히 다른 회로에 의해서도 수행될 수 있다. 예를 들어, 마스터-슬레이브 지연 고정 루프가 필요로 되지 않을 수 있다.
단일 도체가 예시 또는 설명되는 경우에, 이것은 병렬 도체로 대체될 수도 있다. 또한, 병렬 도체가 예시 또는 설명되는 경우에는, 단일 도체로 대체될 수 있다.
지연회로(108,112,144)가 서로 동일할 필요는 없다. 또한, 제어 RC 회로들(166A,166B,166C,166D)이 서로 동일할 필요도 없다.
비록 도4의 지연회로가 6개의 인버터를 포함하고 있지만, 더 많거나 더 적은 수의 인버터가 사용될 수도 있다. 또한, 짝수 또는 홀수의 인버터가 사용될 수도 있다. 인버터(190)는 2가지 목적을 위해 작용할 수 있다. 첫째로, 인버터(190)는 스트로브 신호(54)의 엣지를 클린업(cleans up)한다. 두 번째로, 이것은 지연 스트로브 신호(54)의 상승 엣지가 적절한 위상으로 이루어지도록 짝수번의 반전을 제공한다. 이들 2가지 목적이 필요로 되지 않을 수 있다. 첫째로, 스트로브 신호(54)의 엣지가 인버터(190) 없이도 충분할 수 있다. 두 번째로, 지연회로(144)내의 인버터들의 수에 따라, 이 인버터(190) 없이도 짝수번의 반전이 이루어질 수 있다. 또한, 홀수개의 인버터들이 원하는 결과를 제공하도록 회로 및 타이밍이 이루어질 수도있다.
1/2 회로(72)가 필요로 되지 않을 수 있지만, 이것은 지연회로(76)를 위한 보다 큰 클록 주기를 생성하기 위해 제공된 것이다.
위상 검출기(104)는 도체(74)상의 클록 신호가 도체(76)상의 피드백 신호로부터 얼마나 멀리 오프셋되는가에 관계없이 라인(136)을 제어하기 위해 동일한 양의 정극성 또는 부극성 위상 보정이 적용되는 뱅뱅(bang-bang) 위상 검출 시스템을 제공할 수 있다. 이 위상 검출기(104)는 간단한 래치로서 구현될 수 있다. 또한, 이 위상 검출기(104)는 래치(82)의 복제가 될 수 있다. 래치(82)의 복제인 경우에, 위상 검출기(104)는 래치(82)에서와 동일한 셋업 및 홀드 특성을 가지며, 따라서, 도체(78)상의 스트로브 신호가 래치(82)의 셋업 시간 만큼 시프트된다. 만일 래치(82)에 비-제로 셋업 시간이 존재하면, 타이밍을 데이터 셀의 중심으로부터 이 셋업 시간 만큼 시프트하는 것이 바람직하다. 필터(118)는 루프가 고정 상태에 있을 때 제어 전압 변화를 감소시키기 위해 사용된 것이다. 이상적으로는, 루프 필터 폴(pole)이 가능한 한 낮은 주파수에 있는 것이 바람직하다. 통상적으로는, 이용가능한 영역이 제한되게 된다. 또한, 고정 시간 요건도 역시 통상적으로 제한되게 된다. 일부 실시예에서, 허용가능한 리플(ripple)은 <30mv가 되도록 설정될 수 있으며, 그에 따라 메인 필터도 설정된다. 두 번째로, 루프가 보다 빠르게 고정될 수 있도록 하기 위해 리셋 표명해제(reset deassertion) 이후에, 보다 높은 주파수 필터가 사용될 수 있다. 이 필터의 폴은 루프의 고정 시간을 최소화하도록 설정된다. 리플은 제1 폴에 따라 증가되기 때문에, 두 필터 모두의 폴을 고려하여 최소 고정시간이 계산되어야 하는데, 그 이유는 제1 폴이 이동함에 따라, 제1 필터의 고정 시간은 감소되지만, 제2 루프의 고정 시간은 증가하기 때문이다.
도1에 도시된 바와 같이, 소자(14)는 소자(16)로 데이터를 전송한다. 물론, 소자(16)가 소자(14)로 데이터를 전송할 수도 있다. 이 경우에, 소자(16)에서와 유사한 지연회로가 소자(14)에 포함될 수 있다.
전술한 바람직한 실시예는 타이밍 정보 및 데이터가 상이한 도체로 전송되는 시스템과 관련하여 설명되었다. 그러나, 본 발명은 타이밍 정보가 데이터와 동일한 도체로 전송되는 인터페이스 시스템과 관련하여 이용될 수 있다.
본 발명의 다양한 구성은 이 기술분야에 통상의 지식을 가진 자에게 잘 알려진 다양한 재료 및 방법에 따라 구현될 수 있다. 2개의 예시된 구성 사이에 중간 구성(버퍼와 같은) 또는 신호가 존재할 수 있다. 몇몇 도체들은 도시된 바와 같이 연속되지 않을 수도 있으며, 오히려 중간 구성에 의해 분할될 수도 있다. 도면에서 박스의 경계선은 예시 목적을 위한 것이다. 실제적인 장치는 이러한 한정된 경계선을 포함할 필요가 없다. 예시된 소자들의 상대적인 크기가 실제적인 상대적 크기를 암시하는 것은 아니다.
용어 "접속" 및 관련 용어는 동작적인 의미로 사용된 것이며, 반드시 직접 접속에 제한되는 것은 아니다. 예를 들어, 지연회로(144)는 RC 회로(118) 및 도체(132)를 통해 위상 검출기(104)에 (간접적으로) 접속된다. 용어 "응답" 및 관련 용어는 하나의 신호 또는 이벤트가 다른 신호 또는 이벤트에 의해 어느 정도 영향을 받는다는 것을 의미하며, 반드시 전적으로 또는 직접적으로 영향을 받는다는것은 아니다.
명세서에서 소자가 "할 수도 있다" "할 수 있다" "바람직하다" 등이 포함된 경우에, 특정 소자가 포함될 필요는 없다.
이 기술분야에 통상의 지식을 가진 자는 본 발명의 범위를 벗어나지 않고 전술한 설명 및 도면으로부터 많은 다른 변형이 이루어질 수 있다는 것을 이해할 것이다. 따라서, 보정사항을 포함하는 다음의 청구범위가 본 발명의 범위를 규정하는 것이다.

Claims (30)

  1. 전기소자 인터페이스 시스템에 있어서,
    클록 신호를 제공하기 위한 클로킹 회로;
    상기 클록 신호에 응답하여 스트로브 신호 및 데이터 신호를 제공하기 위한 송신 소자; 및
    상기 스트로브 신호 및 상기 데이터 신호를 수신하기 위한 수신 소자 - 여기서, 상기 수신 소자는 상기 데이터 신호의 데이터 셀들에 대해 지연된 스트로브 신호의 엣지들을 위치설정하기 위해 상기 스트로브 신호를 지연시키기 위한 지연회로를 포함하고, 상기 지연회로는 로드된 지연 소자 및 상기 로드된 지연 소자의 로드를 제어하기 위한 DC 레벨 복원 회로를 구비한 슬레이브 부분지연회로를 포함하고, 상기 지연회로에 의해 유발되는 상기 스트로브 신호의 지연은 로드에 응답하여 이루어지고, 상기 수신 소자는 상기 데이터 신호 및 상기 지연된 스트로브 신호를 수신하기 위한 회로를 포함함 -
    를 포함하는 전기소자 인터페이스 시스템.
  2. 제 1 항에 있어서,
    상기 지연된 스트로브 신호의 엣지들은 데이터 셀들에 대해 동일한 양의 셋업 및 홀드 시간을 제공하기 위해 상기 데이터 셀들의 중앙부들에 위치설정되는
    전기소자 인터페이스 시스템.
  3. 제 1 항에 있어서,
    상기 지연회로는 각각 동일한 지연을 도입하는 2개의 마스터 부분지연회로 및 상기 슬레이브 부분지연회로를 구비한 마스터-슬레이브 지연 고정 루프를 포함하는
    전기소자 인터페이스 시스템.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 지연회로는 상기 클록 신호의 파생 신호를 수신하고, 상기 지연회로는 상기 슬레이브 부분지연회로의 지연이 상기 클록 신호의 파생 신호의 1위상과 동일하게 될 때까지 상기 슬레이브 부분지연회로를 조절하는 전압 제어 신호를 포함하는 지연 고정 루프를 포함하는
    전기소자 인터페이스 시스템.
  6. 제 1 항에 있어서,
    상기 클록 신호의 주파수는 2로 분할되어 상기 지연회로에 의해 수신되는
    전기소자 인터페이스 시스템.
  7. 제 1 항에 있어서,
    상기 DC 레벨 복원 회로는 펄스 발생기를 포함하는
    전기소자 인터페이스 시스템.
  8. 제 1 항에 있어서,
    상기 DC 레벨 복원 회로는 시스템의 공급 전압에 응답하는 DC 레벨 복원 신호를 제공하는 펄스 발생기를 포함하는
    전기소자 인터페이스 시스템.
  9. 제 1 항에 있어서,
    상기 지연회로는 상기 슬레이브 부분지연회로를 제어하기 위한 전압 제어 신호를 발생하기 위해 위상 검출기와 상기 위상 검출기의 출력을 여과하기 위한 RC 저역 통과 필터를 포함하는
    전기소자 인터페이스 시스템.
  10. 제 1 항에 있어서,
    상기 데이터 셀들의 중앙부들에서의 상기 스트로브 신호의 엣지들의 배치는 공급전압 변화에 영향을 받지 않는
    전기소자 인터페이스 시스템.
  11. 삭제
  12. 삭제
  13. 제 1 항에 있어서,
    상기 스트로브 신호는 단지 상기 데이터 신호의 전송에 응답하여 토글링되는 비주기 스트로브 신호인
    전기소자 인터페이스 시스템.
  14. 제 1 항에 있어서,
    상기 로드된 지연 소자는 인버터를 포함하는
    전기소자 인터페이스 시스템.
  15. 제 1 항에 있어서,
    상기 로드는 RC 회로에 의해 제공되는
    전기소자 인터페이스 시스템.
  16. 제 1 항에 있어서,
    상기 엣지들은 단지 상승 엣지들만을 포함하는
    전기소자 인터페이스 시스템.
  17. 전기소자 인터페이스 시스템에 있어서,
    비주기 스트로브 신호 및 데이터 신호를 제공하기 위한 송신 소자; 및
    상기 스트로브 신호 및 상기 데이터 신호를 수신하기 위한 수신 소자 - 여기서, 상기 수신 소자는 상기 데이터 신호의 데이터 셀들에 대해 지연된 스트로브 신호의 엣지들을 위치설정하기 위해 상기 스트로브 신호를 지연시키기 위한 지연회로를 포함하고, 상기 지연회로는 로드된 지연 소자 및 상기 로드된 지연 소자의 로드를 적어도 부분적으로 제어하기 위한 DC 레벨 복원 회로를 구비하고, 상기 지연회로에 의해 유발되는 상기 스트로브 신호의 지연은 상기 로드에 응답하여 이루어지고, 상기 수신 소자는 상기 데이터 신호 및 상기 지연된 스트로브 신호를 수신하기 위한 회로를 포함함 -
    를 포함하는 전기소자 인터페이스 시스템.
  18. 제 17 항에 있어서,
    상기 지연된 스트로브 신호의 엣지들은 데이터 셀들에 대해 동일한 양의 셋업 및 홀드 시간을 제공하기 위해 데이터 셀들의 중앙부들에 위치설정되는
    전기소자 인터페이스 시스템.
  19. 삭제
  20. 제 17 항에 있어서,
    상기 DC 레벨 복원 회로는 펄스 발생기를 포함하는
    전기소자 인터페이스 시스템.
  21. 제 17 항에 있어서,
    상기 DC 레벨 복원 회로는 시스템의 공급 전압에 응답하는 DC 레벨 복원 신호를 제공하는 펄스 발생기를 포함하는
    전기소자 인터페이스 시스템.
  22. 전기소자 인터페이스 시스템에 있어서,
    클록 신호를 제공하기 위한 클로킹 회로;
    상기 클록 신호에 응답하여 비주기 스트로브 신호 및 데이터 신호를 제공하기 위한 송신 소자; 및
    상기 스트로브 신호 및 상기 데이터 신호를 수신하기 위한 수신 소자 - 여기서, 상기 수신 소자는 상기 데이터 신호의 데이터 셀들에 대해 지연된 스트로브 신호의 엣지들을 위치설정하기 위해 상기 스트로브 신호를 지연시키기 위한 지연회로를 포함하고, 상기 지연회로는 제어 RC 회로(controlled RC circuits)가 로드된 지연 소자를 포함하고, 상기 제어 RC 회로는 상기 로드된 지연 소자의 로드를 적어도 부분적으로 제어하기 위한 DC 레벨 복원 회로를 구비하고, 상기 수신 소자는 상기 데이터 신호 및 상기 지연된 스트로브 신호를 수신하기 위한 래치 회로를 포함함 -
    를 포함하는 전기소자 인터페이스 시스템.
  23. 제 22 항에 있어서,
    상기 지연된 스트로브 신호의 엣지들은 데이터 셀들에 대해 동일한 양의 셋업 및 홀드 시간을 제공하기 위해 데이터 셀들의 중앙부들에 위치설정되는
    전기소자 인터페이스 시스템.
  24. 제 22 항에 있어서,
    상기 지연회로는 상기 클록 신호의 파생 신호에 응답하는
    전기소자 인터페이스 시스템.
  25. 제 22 항에 있어서,
    상기 DC 레벨 복원 회로는 펄스 발생기를 포함하는
    전기소자 인터페이스 시스템.
  26. 제 22 항에 있어서,
    상기 DC 레벨 복원 회로는 시스템의 공급 전압에 응답하는 DC 레벨 복원 신호를 제공하는 펄스 발생기를 포함하는
    전기소자 인터페이스 시스템.
  27. 제 1 항에 있어서,
    상기 데이터 신호 및 상기 지연된 스트로브 신호를 수신하기 위한 회로는 래치를 포함하는
    전기소자 인터페이스 시스템.
  28. 제 1 항에 있어서,
    상기 지연회로는 추가적인 로드된 지연 소자들을 포함하고, 상기 DC 레벨 복원 회로는 상기 추가적인 로드된 지연소자들의 로드를 제어하는
    전기소자 인터페이스 시스템.
  29. 제 17 항에 있어서,
    상기 데이터 신호 및 상기 지연된 스트로브 신호를 수신하기 위한 회로는 래치를 포함하는
    전기소자 인터페이스 시스템.
  30. 제 17 항에 있어서,
    상기 지연회로는 추가적인 로드된 지연 소자들을 포함하고, 상기 DC 레벨 복원 회로는 상기 추가적인 로드된 지연소자들의 로드를 적어도 부분적으로 제어하는
    전기소자 인터페이스 시스템.
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