JP2971385B2 - 同期式メモリ装置のデータ信号配分回路 - Google Patents
同期式メモリ装置のデータ信号配分回路Info
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- JP2971385B2 JP2971385B2 JP7355046A JP35504695A JP2971385B2 JP 2971385 B2 JP2971385 B2 JP 2971385B2 JP 7355046 A JP7355046 A JP 7355046A JP 35504695 A JP35504695 A JP 35504695A JP 2971385 B2 JP2971385 B2 JP 2971385B2
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- data signal
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/02—Addressing or allocation; Relocation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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Description
【０００１】
【産業上の利用分野】本発明は同期式メモリ装置のデー
タ信号配分回路に関し、特に外部からのクロック信号
（ｃｌｏｃｋ）により駆動するデータ発生源からの連続
したデータ信号を正確に少なくとも二つ以上の周辺回路
側に配分することができる同期式メモリ装置のデータ信
号配分回路に関する。
タ信号配分回路に関し、特に外部からのクロック信号
（ｃｌｏｃｋ）により駆動するデータ発生源からの連続
したデータ信号を正確に少なくとも二つ以上の周辺回路
側に配分することができる同期式メモリ装置のデータ信
号配分回路に関する。
【０００２】
【従来の技術】一般に同期式メモリ装置のデータ信号配
分回路は、データ発生源からの連続されたデータ信号等
が伝送される少なくとも二つ以上の周辺回路を指定する
ための内部アドレス信号を発生する。また、前記データ
信号配分回路は前記内部アドレスによりデータ信号を前
記少なくとも二つ以上の周辺回路側に配分するマルチプ
レクサを制御する。しかし、従来のデータ信号配分回路
は外部からのクロック信号に直接応じて内部アドレス信
号を発生するため、前記データ発生源から発生するデー
タ信号と前記内部アドレスが同期されない。このため、
従来のデータ信号配分回路は前記データ発生源からの連
続したデータ信号を少なくとも二つ以上の周辺回路側に
正確に配分することができなかった。
分回路は、データ発生源からの連続されたデータ信号等
が伝送される少なくとも二つ以上の周辺回路を指定する
ための内部アドレス信号を発生する。また、前記データ
信号配分回路は前記内部アドレスによりデータ信号を前
記少なくとも二つ以上の周辺回路側に配分するマルチプ
レクサを制御する。しかし、従来のデータ信号配分回路
は外部からのクロック信号に直接応じて内部アドレス信
号を発生するため、前記データ発生源から発生するデー
タ信号と前記内部アドレスが同期されない。このため、
従来のデータ信号配分回路は前記データ発生源からの連
続したデータ信号を少なくとも二つ以上の周辺回路側に
正確に配分することができなかった。
【０００３】以下、前述した従来の同期式半導体装置の
データ信号配分回路の問題点をより具体的に検討してみ
る。
データ信号配分回路の問題点をより具体的に検討してみ
る。
【０００４】図１を参照すると、従来の同期式メモリ装
置のデータ信号配分回路は、第１制御ライン（１１）か
ら図２Ａのようなクロック信号に応じてデータ信号を発
生するデータ発生部（１０）と、前記クロック信号及び
第２制御ライン（１３）からの図２Ｄのような外部アド
レス信号を入力する内部アドレス発生部（１２）とを含
むデータ信号配分回路とを備える。
置のデータ信号配分回路は、第１制御ライン（１１）か
ら図２Ａのようなクロック信号に応じてデータ信号を発
生するデータ発生部（１０）と、前記クロック信号及び
第２制御ライン（１３）からの図２Ｄのような外部アド
レス信号を入力する内部アドレス発生部（１２）とを含
むデータ信号配分回路とを備える。
【０００５】前記データ発生部（１０）は前記図２Ｂに
示したように、前記クロック信号の周期より小さい期間
の間遅延されたデータ信号を発生しなければならないが
図２Ｃに示したように前記クロック信号の周期より大き
い期間の間遅延されたデータ信号を発生する。
示したように、前記クロック信号の周期より小さい期間
の間遅延されたデータ信号を発生しなければならないが
図２Ｃに示したように前記クロック信号の周期より大き
い期間の間遅延されたデータ信号を発生する。
【０００６】前記内部アドレス発生部（１２）は、前記
クロック信号及び外部アドレス信号をデコーディングし
て第１及び第２内部アドレス信号を発生する。このた
め、前記内部アドレス発生部（１２）は前記外部アドレ
ス信号及びクロック信号が全てハイ論理を有する場合、
ハイ論理を有する第１内部アドレス信号を発生するため
一つのデコーダを形成する一つのＮＡＮＤゲート（Ｇ
１）及びインバータ（１２）を備える。さらに、前記内
部アドレス発生部（２１２）は前記外部アドレス信号が
ロー論理を有し前記クロック信号がハイ論理を有する場
合に、ハイ論理を有する第２内部アドレス信号を発生す
るため二つのインバータ（２１１、２１３）及び一つの
ＮＡＮＤゲート（Ｇ２）を備える。
クロック信号及び外部アドレス信号をデコーディングし
て第１及び第２内部アドレス信号を発生する。このた
め、前記内部アドレス発生部（１２）は前記外部アドレ
ス信号及びクロック信号が全てハイ論理を有する場合、
ハイ論理を有する第１内部アドレス信号を発生するため
一つのデコーダを形成する一つのＮＡＮＤゲート（Ｇ
１）及びインバータ（１２）を備える。さらに、前記内
部アドレス発生部（２１２）は前記外部アドレス信号が
ロー論理を有し前記クロック信号がハイ論理を有する場
合に、ハイ論理を有する第２内部アドレス信号を発生す
るため二つのインバータ（２１１、２１３）及び一つの
ＮＡＮＤゲート（Ｇ２）を備える。
【０００７】また、従来の同期式メモリ装置のデータ信
号配分回路は前記第１制御ライン（１１）からのクロッ
ク信号に応じてストローブ信号を発生するストローブ信
号発生部（１４）と、前記内部アドレス信号により前記
ストローブ信号をマルチプレクサ（Ｍｕｌｔｉｐｌｅｘ
ｅｒ，２２）側に伝送するクロック制御部（２０）をさ
らに備える。
号配分回路は前記第１制御ライン（１１）からのクロッ
ク信号に応じてストローブ信号を発生するストローブ信
号発生部（１４）と、前記内部アドレス信号により前記
ストローブ信号をマルチプレクサ（Ｍｕｌｔｉｐｌｅｘ
ｅｒ，２２）側に伝送するクロック制御部（２０）をさ
らに備える。
【０００８】前記ストローブ信号発生部（１４）は前記
第１制御ライン（１１）からのクロック信号を一定期間
遅延させる第１遅延機（２１６）と、前記第１遅延機
（２１６）からの前記遅延されたクロック信号のライジ
ング エッジ（ＲｉｓｉｎｇＥｄｇｅ）から、一定幅の
ハイ論理のパルスを有するストローブ信号を発生するた
めのエッジ検出機を形成する第２遅延機（２１８）、Ｎ
ＡＮＤゲート（Ｇ３）及び二つのインバータ（２１４，
２１５）を備える。前記ストローブ信号は図２Ｅのよう
に前記クロック信号の周期より小さい期間ほど遅延され
たパルス信号を持たなければならないが、図２Ｆに示し
たように前記クロック信号の周期より大きい期間ほど遅
延されたパルスを有する。これは前記第１遅延機（２１
６）が前記データ発生部（１０）の電波遅延時間ほど前
記クロック信号を遅延するためである。
第１制御ライン（１１）からのクロック信号を一定期間
遅延させる第１遅延機（２１６）と、前記第１遅延機
（２１６）からの前記遅延されたクロック信号のライジ
ング エッジ（ＲｉｓｉｎｇＥｄｇｅ）から、一定幅の
ハイ論理のパルスを有するストローブ信号を発生するた
めのエッジ検出機を形成する第２遅延機（２１８）、Ｎ
ＡＮＤゲート（Ｇ３）及び二つのインバータ（２１４，
２１５）を備える。前記ストローブ信号は図２Ｅのよう
に前記クロック信号の周期より小さい期間ほど遅延され
たパルス信号を持たなければならないが、図２Ｆに示し
たように前記クロック信号の周期より大きい期間ほど遅
延されたパルスを有する。これは前記第１遅延機（２１
６）が前記データ発生部（１０）の電波遅延時間ほど前
記クロック信号を遅延するためである。
【０００９】前記クロック制御部（２０）は、前記第１
内部アドレス信号及び前記ストローブ信号が全てハイ論
理を有する場合、ハイ論理の第１切換えクロック信号を
発生するため一種のデコーダを形成するＮＡＮＤゲート
（Ｇ４）及びインバータ（１６）を備える。また、前記
クロック制御部（２０）は前記第２内部アドレス信号及
び前記ストローブ信号が全てハイ論理を有する場合に、
ハイ論理の第２切換えクロック信号を発生するため一つ
のデコーダを形成するＮＡＮＤゲート（Ｇ５）及びイン
バータ（１７）とをさらに備える。
内部アドレス信号及び前記ストローブ信号が全てハイ論
理を有する場合、ハイ論理の第１切換えクロック信号を
発生するため一種のデコーダを形成するＮＡＮＤゲート
（Ｇ４）及びインバータ（１６）を備える。また、前記
クロック制御部（２０）は前記第２内部アドレス信号及
び前記ストローブ信号が全てハイ論理を有する場合に、
ハイ論理の第２切換えクロック信号を発生するため一つ
のデコーダを形成するＮＡＮＤゲート（Ｇ５）及びイン
バータ（１７）とをさらに備える。
【００１０】前記マルチプレクサ（２２）は前記クロッ
ク制御部（２０）からの第１及び第２切換えクロック信
号により、前記データ発生部（１０）からの連続された
データ信号を第１出力ライン（１５）及び第２出力ライ
ン（１７）側にマルチプレクシングする。これのため、
前記マルチプレクサ（２２）は前記クロック制御部（２
０）からの第１切換えクロック信号がハイ論理を有する
場合、前記データ発生部（１０）からのデータ信号を第
１出力ライン（１５）に接続された周辺回路（図示せ
ず）側に伝送する第１制御用スイッチを備える。さら
に、前記マルチプレクサ（２２）は前記クロック制御部
（２０）からの第２切換えクロック信号がハイ論理を有
する場合、前記データ発生部（１０）からのデータ信号
を第２出力ライン（１７）に接続された周辺回路（図示
せず）側に伝送する第２制御用スイッチを備える。前記
第１制御用スイッチ（相互並列接続したＮＭＯＳ及びＰ
ＭＯＳトランジスタ（Ｑ１、Ｑ２）とインバータ（１
８）で構成され、前記第２制御用スイッチも相互並列し
たＮＭＯＳ及びＰＭＯＳトランジスタ（Ｑ３、Ｑ４）と
インバータ（１９）で構成されている。
ク制御部（２０）からの第１及び第２切換えクロック信
号により、前記データ発生部（１０）からの連続された
データ信号を第１出力ライン（１５）及び第２出力ライ
ン（１７）側にマルチプレクシングする。これのため、
前記マルチプレクサ（２２）は前記クロック制御部（２
０）からの第１切換えクロック信号がハイ論理を有する
場合、前記データ発生部（１０）からのデータ信号を第
１出力ライン（１５）に接続された周辺回路（図示せ
ず）側に伝送する第１制御用スイッチを備える。さら
に、前記マルチプレクサ（２２）は前記クロック制御部
（２０）からの第２切換えクロック信号がハイ論理を有
する場合、前記データ発生部（１０）からのデータ信号
を第２出力ライン（１７）に接続された周辺回路（図示
せず）側に伝送する第２制御用スイッチを備える。前記
第１制御用スイッチ（相互並列接続したＮＭＯＳ及びＰ
ＭＯＳトランジスタ（Ｑ１、Ｑ２）とインバータ（１
８）で構成され、前記第２制御用スイッチも相互並列し
たＮＭＯＳ及びＰＭＯＳトランジスタ（Ｑ３、Ｑ４）と
インバータ（１９）で構成されている。
【００１１】しかし、前記第１出力ライン（１５）には
前記第１制御用スイッチにより図２Ｇのようにクロック
信号の一番目及び三番目周期で一番目データ信号（ｄ
１）及び三番目データ信号（ｄ３）が伝送されなければ
ならないが、図２Ｈに示したように前記クロック信号の
一番目の周期に一番目のデータ信号（ｄ１）が伝送され
ず、前記クロック信号の二番目の周期に一番目のデータ
信号（ｄ１）が伝送される。尚、前記第２出力ライン
（１７）にも図２Ｉに示したように前記クロック信号の
二番目の周期内に二番目のデータ信号（ｄ２）が伝送さ
れなければならないが、図２Ｊに示したように前記クロ
ック信号の三番目の周期に二番目のデータ信号（ｄ２）
が伝送される。
前記第１制御用スイッチにより図２Ｇのようにクロック
信号の一番目及び三番目周期で一番目データ信号（ｄ
１）及び三番目データ信号（ｄ３）が伝送されなければ
ならないが、図２Ｈに示したように前記クロック信号の
一番目の周期に一番目のデータ信号（ｄ１）が伝送され
ず、前記クロック信号の二番目の周期に一番目のデータ
信号（ｄ１）が伝送される。尚、前記第２出力ライン
（１７）にも図２Ｉに示したように前記クロック信号の
二番目の周期内に二番目のデータ信号（ｄ２）が伝送さ
れなければならないが、図２Ｊに示したように前記クロ
ック信号の三番目の周期に二番目のデータ信号（ｄ２）
が伝送される。
【００１２】図３は、図１に示した内部アドレス発生部
（１２）に他の実施例を示す回路図である。図３の回路
は、第３制御ライン（１９）からハイ論理のイネーブル
（Ｅｎａｂｌｅ）信号が印加される間に駆動され、第１
制御ライン（１１）からクロック信号をカウントして相
反する論理を有する第１及び第２内部アドレス信号を発
生する１ビットカウンタである。また、前記１ビットカ
ウンタは二つのＮＡＮＤゲート（Ｇ６、Ｇ７）、二つの
ＮＭＯＳ及びＰＭＯＳトランジスタ（Ｑ５乃至Ｑ８）と
六つのインバータ（１１０乃至１１５）により現され
る。
（１２）に他の実施例を示す回路図である。図３の回路
は、第３制御ライン（１９）からハイ論理のイネーブル
（Ｅｎａｂｌｅ）信号が印加される間に駆動され、第１
制御ライン（１１）からクロック信号をカウントして相
反する論理を有する第１及び第２内部アドレス信号を発
生する１ビットカウンタである。また、前記１ビットカ
ウンタは二つのＮＡＮＤゲート（Ｇ６、Ｇ７）、二つの
ＮＭＯＳ及びＰＭＯＳトランジスタ（Ｑ５乃至Ｑ８）と
六つのインバータ（１１０乃至１１５）により現され
る。
【００１３】
【発明が解決しようとする課題】このように、従来の同
期式メモリ装置のデータ信号配分回路は内部アドレス信
号を前記データ発生部（１０）から発生するデータ信号
と同期させることができないので、データ信号等を周辺
回路側に正確に配分させることができなかった。従っ
て、本発明の目的はデータ信号が伝送される周辺回路を
指定するアドレス信号を前記データ信号と正確に同期さ
せ、データ信号等が周辺回路等側に正確に配分されるこ
とができる同期式メモリ装置のデータ信号配分回路を提
供することにある。
期式メモリ装置のデータ信号配分回路は内部アドレス信
号を前記データ発生部（１０）から発生するデータ信号
と同期させることができないので、データ信号等を周辺
回路側に正確に配分させることができなかった。従っ
て、本発明の目的はデータ信号が伝送される周辺回路を
指定するアドレス信号を前記データ信号と正確に同期さ
せ、データ信号等が周辺回路等側に正確に配分されるこ
とができる同期式メモリ装置のデータ信号配分回路を提
供することにある。
【００１４】
【課題を解決するための手段】前記目的達成のため、本
発明の同期式メモリ装置のデータ信号配分回路は、外部
からの外部クロック信号に対応して連続したデータ信号
を発生するデータ発生源と、前記外部クロック信号に対
応して発生したデータ発生源からのデータ信号を、少な
くとも二つ以上の周辺回路側に切り換えるための少なく
とも二つ以上の 切換手段と、前記外部クロック信号を、
前記切換手段から、前記データ発生源の電波遅延時間だ
け遅延させて、遅延されたクロック信号のパルス時点か
ら一定期間第１論理を有するストローブ信号を発生する
ストローブ信号発生手段と、前記ストローブ信号発生手
段からストローブ信号により一つのビットだけが第１論
理を有する少なくとも２ビット以上の内部アドレス信号
を発生して、前記少なくとも２ビット以上の内部アドレ
ス信号を前記少なくとも二つ以上の切換手段に与える内
部アドレス発生手段と、を備える。
発明の同期式メモリ装置のデータ信号配分回路は、外部
からの外部クロック信号に対応して連続したデータ信号
を発生するデータ発生源と、前記外部クロック信号に対
応して発生したデータ発生源からのデータ信号を、少な
くとも二つ以上の周辺回路側に切り換えるための少なく
とも二つ以上の 切換手段と、前記外部クロック信号を、
前記切換手段から、前記データ発生源の電波遅延時間だ
け遅延させて、遅延されたクロック信号のパルス時点か
ら一定期間第１論理を有するストローブ信号を発生する
ストローブ信号発生手段と、前記ストローブ信号発生手
段からストローブ信号により一つのビットだけが第１論
理を有する少なくとも２ビット以上の内部アドレス信号
を発生して、前記少なくとも２ビット以上の内部アドレ
ス信号を前記少なくとも二つ以上の切換手段に与える内
部アドレス発生手段と、を備える。
【００１５】
【実施例】以下、本発明の実施例を添付した図面を参照
して詳細に説明する。
して詳細に説明する。
【００１６】図４を参照すると、本発明の実施例による
同期式メモリ装置のデータ信号配分回路は、第１制御ラ
イン（３１）からのクロック信号に応じてデータ信号を
発生するデータ発生部（３０）を備える。前記データ発
生部（３０）は前記クロック信号の時点から自らの電波
遅延時間ほど遅延したデータ信号を発生する。
同期式メモリ装置のデータ信号配分回路は、第１制御ラ
イン（３１）からのクロック信号に応じてデータ信号を
発生するデータ発生部（３０）を備える。前記データ発
生部（３０）は前記クロック信号の時点から自らの電波
遅延時間ほど遅延したデータ信号を発生する。
【００１７】さらに、前記同期式メモリ装置のデータ信
号配分回路は前記第１制御ライン（３１）からの前記ク
ロック信号に応じて前記ストローブ信号を発生するスト
ローブ信号発生部（３２）と、前記ストローブ信号を入
力するクロック制御部（３６）をさらに備える。前記ス
トローブ信号発生部（３２）は前記第１制御ライン（３
１）からのクロック信号を一定期間遅延させる第１遅延
機（２１６）と、前記第１遅延機（２１６）からの前記
遅延したクロック信号のライジングエッジ（Ｒｉｓｉｎ
ｇ Ｅｄｇｅ）から一定幅のハイ論理のパルスを有する
ストローブ信号を発生するためエッジ検出機を形成する
第２遅延機（２１８）、ＮＡＮＤゲート（Ｇ３）及び二
つのインバータ（２１４、２１５）とを備える。これは
前記第１遅延機（２１６）が前記データ発生部（３０）
の電波遅延時間ほど前記クロック信号を遅らせることに
基づく。
号配分回路は前記第１制御ライン（３１）からの前記ク
ロック信号に応じて前記ストローブ信号を発生するスト
ローブ信号発生部（３２）と、前記ストローブ信号を入
力するクロック制御部（３６）をさらに備える。前記ス
トローブ信号発生部（３２）は前記第１制御ライン（３
１）からのクロック信号を一定期間遅延させる第１遅延
機（２１６）と、前記第１遅延機（２１６）からの前記
遅延したクロック信号のライジングエッジ（Ｒｉｓｉｎ
ｇ Ｅｄｇｅ）から一定幅のハイ論理のパルスを有する
ストローブ信号を発生するためエッジ検出機を形成する
第２遅延機（２１８）、ＮＡＮＤゲート（Ｇ３）及び二
つのインバータ（２１４、２１５）とを備える。これは
前記第１遅延機（２１６）が前記データ発生部（３０）
の電波遅延時間ほど前記クロック信号を遅らせることに
基づく。
【００１８】前記データ信号配分回路は第２制御ライン
（３３）からハイ論理のイネーブル（Ｅｎａｂｌｅ）信
号が印加される間に駆動され、前記ストローブ信号発生
部（３２）からのストローブ信号をカウントして相反す
る論理を有する第１及び第２内部アドレス信号を発生す
る内部アドレス発生部（３４）をさらに備える。前記内
部アドレス発生部（３４）は、１ビットカウンタであ
り、二つのＮＡＮＤゲート（Ｇ６、Ｇ７）、二つのＮＭ
ＯＳ及びＰＭＯＳトランジスタ（Ｑ５及びＱ８、Ｑ６及
びＱ７）と六つのインバータ（１１０乃至１１５）によ
り構成される。前記内部アドレス発生部（３４）は出力
ラインの数が二つなので１ビットカウンタで構成される
が、出力ラインの数が３以上の場合には少なくとも２ビ
ット以上のカウンタと論理組合せ回路で構成される。さ
らに、前記第１及び第２内部アドレス信号は前記データ
発生部（３０）から出力されるデータ信号及び前記スト
ローブ信号発生部（３２）の出力であるストローブ信号
と同期される。
（３３）からハイ論理のイネーブル（Ｅｎａｂｌｅ）信
号が印加される間に駆動され、前記ストローブ信号発生
部（３２）からのストローブ信号をカウントして相反す
る論理を有する第１及び第２内部アドレス信号を発生す
る内部アドレス発生部（３４）をさらに備える。前記内
部アドレス発生部（３４）は、１ビットカウンタであ
り、二つのＮＡＮＤゲート（Ｇ６、Ｇ７）、二つのＮＭ
ＯＳ及びＰＭＯＳトランジスタ（Ｑ５及びＱ８、Ｑ６及
びＱ７）と六つのインバータ（１１０乃至１１５）によ
り構成される。前記内部アドレス発生部（３４）は出力
ラインの数が二つなので１ビットカウンタで構成される
が、出力ラインの数が３以上の場合には少なくとも２ビ
ット以上のカウンタと論理組合せ回路で構成される。さ
らに、前記第１及び第２内部アドレス信号は前記データ
発生部（３０）から出力されるデータ信号及び前記スト
ローブ信号発生部（３２）の出力であるストローブ信号
と同期される。
【００１９】前記クロック制御部（３６）は、前記第１
内部アドレス信号及び前記ストローブ信号が全てハイ論
理を有する場合、ハイ論理の第１切換えクロック信号を
発生するため一種のデコーダを形成するＮＡＮＤゲート
（（Ｇ４）及びインバータ（１６）を備える。また、前
記クロック制御部（３６）は前記第２内部アドレス信号
及び前記ストローブ信号が全てハイ論理を有する場合
に、ハイ論理の第２切換えクロック信号を発生するため
一つのデコーダを形成するＮＡＮＤゲート（Ｇ５）及び
インバータ（１７）をさらに備える。前記第１切換えク
ロック信号及び第２切換えクロック信号は前記データ信
号と同期されており、またマルチプレクサ（３８）に供
給される。
内部アドレス信号及び前記ストローブ信号が全てハイ論
理を有する場合、ハイ論理の第１切換えクロック信号を
発生するため一種のデコーダを形成するＮＡＮＤゲート
（（Ｇ４）及びインバータ（１６）を備える。また、前
記クロック制御部（３６）は前記第２内部アドレス信号
及び前記ストローブ信号が全てハイ論理を有する場合
に、ハイ論理の第２切換えクロック信号を発生するため
一つのデコーダを形成するＮＡＮＤゲート（Ｇ５）及び
インバータ（１７）をさらに備える。前記第１切換えク
ロック信号及び第２切換えクロック信号は前記データ信
号と同期されており、またマルチプレクサ（３８）に供
給される。
【００２０】前記マルチプレクサ（３８）は前記クロッ
ク制御部（３６）からの第１及び第２切換えクロック信
号により、前記データ発生部（３０）からの連続したデ
ータ信号を第１出力ライン（３５）及び第２出力ライン
（３７）側に正確にマルチプレクシングする。これは前
記第１及び第２切換えクロック信号が前記データ信号と
同期されたことに基づく。さらに、前記マルチプレクサ
（３８）は前記クロック制御部（３６）からの第１切換
えクロック信号がハイ論理を有する場合、前記データ発
生部（３０）からのデータ信号を第１出力ライン（３
５）に接続した周辺回路（図示せず）側に伝送する第１
制御用スイッチを備える。また、前記マルチプレクサ
（３８）は前記クロック制御部（３６）からの第２切換
えクロック信号がハイ論理を有する場合、前記データ発
生部（３０）からのデータ信号を第２出力ライン（３
７）に接続した周辺回路（図示せず）側に伝送する第２
制御用スイッチを備える。前記第１制御用スイッチは互
いに並列接続したＮＭＯＳ及びＰＭＯＳトランジスタ
（Ｑ１、Ｑ２）とインバータ（１８）で構成され、前記
第２制御用スイッチも互いに並列接続したＮＭＯＳ及び
ＰＭＯＳトランジスタ（Ｑ３、Ｑ４）とインバータ（１
９）で構成されている。
ク制御部（３６）からの第１及び第２切換えクロック信
号により、前記データ発生部（３０）からの連続したデ
ータ信号を第１出力ライン（３５）及び第２出力ライン
（３７）側に正確にマルチプレクシングする。これは前
記第１及び第２切換えクロック信号が前記データ信号と
同期されたことに基づく。さらに、前記マルチプレクサ
（３８）は前記クロック制御部（３６）からの第１切換
えクロック信号がハイ論理を有する場合、前記データ発
生部（３０）からのデータ信号を第１出力ライン（３
５）に接続した周辺回路（図示せず）側に伝送する第１
制御用スイッチを備える。また、前記マルチプレクサ
（３８）は前記クロック制御部（３６）からの第２切換
えクロック信号がハイ論理を有する場合、前記データ発
生部（３０）からのデータ信号を第２出力ライン（３
７）に接続した周辺回路（図示せず）側に伝送する第２
制御用スイッチを備える。前記第１制御用スイッチは互
いに並列接続したＮＭＯＳ及びＰＭＯＳトランジスタ
（Ｑ１、Ｑ２）とインバータ（１８）で構成され、前記
第２制御用スイッチも互いに並列接続したＮＭＯＳ及び
ＰＭＯＳトランジスタ（Ｑ３、Ｑ４）とインバータ（１
９）で構成されている。
【００２１】図５には、本発明の第２実施例による同期
式メモリ装置のデータ信号配分回路が示されている。図
５において、前記データ信号配分回路は入力ライン（４
１）を経てデータ発生部（図示せず）からのデータ信号
を共通に入力するＮＡＮＤゲート（Ｇ２）及びインバー
タ（４１３）と、第１制御ライン（４３）に直列連結し
た第１及び第２遅延機（４０、４２）を備える。前記第
１及び第２遅延機（４０、４２）は前記データ発生部が
前記クロック信号から前記データ信号を出力するまで要
する期間ほど前記第１制御ライン（４３）からの前記ク
ロック信号を遅延させ、遅延されたクロック信号を第３
遅延械（４４）及びＮＡＮＤゲート（Ｇ１）に供給す
る。前記第３遅延機（４４）は前記ＮＡＮＤゲート（Ｇ
１）及び二つのインバータ（４１１、４１２）と共にエ
ッジ検出機を形成し、前記遅延されたクロック信号のラ
イジング エッジ（Ｒｉｓｉｎｇ Ｅｄｇｅ）から一定幅
のハイ論理のパルスを有するストローブ信号を発生し前
記ストローブ信号を二つのＮＡＮＤゲート（Ｇ２、Ｇ
３）に供給する。前記ＮＡＮＤゲート（Ｇ２）は前記ス
トローブ信号及び前記入力ライン（４１）からのデータ
信号をＮＡＮＤ演算して前記データ信号が１である場
合、ロー論理のパルスを有する真偽のデータ信号を発生
しノード（５９）を経て送り出す。また、前記ＮＡＮＤ
ゲート（Ｇ３）は前記インバータ（４１３）からの反転
したデータ信号と前記ストローブ信号をＮＡＮＤ演算し
て前記データ信号が０である場合、ロー論理のパルスを
有する補数のデータ信号を発生して前記補数のデータ信
号をノード（６１）を介して送り出す。
式メモリ装置のデータ信号配分回路が示されている。図
５において、前記データ信号配分回路は入力ライン（４
１）を経てデータ発生部（図示せず）からのデータ信号
を共通に入力するＮＡＮＤゲート（Ｇ２）及びインバー
タ（４１３）と、第１制御ライン（４３）に直列連結し
た第１及び第２遅延機（４０、４２）を備える。前記第
１及び第２遅延機（４０、４２）は前記データ発生部が
前記クロック信号から前記データ信号を出力するまで要
する期間ほど前記第１制御ライン（４３）からの前記ク
ロック信号を遅延させ、遅延されたクロック信号を第３
遅延械（４４）及びＮＡＮＤゲート（Ｇ１）に供給す
る。前記第３遅延機（４４）は前記ＮＡＮＤゲート（Ｇ
１）及び二つのインバータ（４１１、４１２）と共にエ
ッジ検出機を形成し、前記遅延されたクロック信号のラ
イジング エッジ（Ｒｉｓｉｎｇ Ｅｄｇｅ）から一定幅
のハイ論理のパルスを有するストローブ信号を発生し前
記ストローブ信号を二つのＮＡＮＤゲート（Ｇ２、Ｇ
３）に供給する。前記ＮＡＮＤゲート（Ｇ２）は前記ス
トローブ信号及び前記入力ライン（４１）からのデータ
信号をＮＡＮＤ演算して前記データ信号が１である場
合、ロー論理のパルスを有する真偽のデータ信号を発生
しノード（５９）を経て送り出す。また、前記ＮＡＮＤ
ゲート（Ｇ３）は前記インバータ（４１３）からの反転
したデータ信号と前記ストローブ信号をＮＡＮＤ演算し
て前記データ信号が０である場合、ロー論理のパルスを
有する補数のデータ信号を発生して前記補数のデータ信
号をノード（６１）を介して送り出す。
【００２２】尚、前記データ信号配分回路は前記両ノー
ド（５９、６１）上のデータ信号等を入力するＮＡＮＤ
ゲート（Ｇ７）と、第２制御ライン（４５）からイネー
ブル信号を入力する内部アドレス発生部（４６）をさら
に備える。前記ＮＡＮＤゲート（Ｇ７）は前記両ノード
（５９、６１）上の前記真偽及び補数のデータ信号中、
一つでもロー論理のパルスを有する場合ハイ論理のパル
スを有するデータクロック信号を発生して前記内部アド
レス発生部（４６）に供給する。
ド（５９、６１）上のデータ信号等を入力するＮＡＮＤ
ゲート（Ｇ７）と、第２制御ライン（４５）からイネー
ブル信号を入力する内部アドレス発生部（４６）をさら
に備える。前記ＮＡＮＤゲート（Ｇ７）は前記両ノード
（５９、６１）上の前記真偽及び補数のデータ信号中、
一つでもロー論理のパルスを有する場合ハイ論理のパル
スを有するデータクロック信号を発生して前記内部アド
レス発生部（４６）に供給する。
【００２３】前記内部アドレス発生部（４６）は前記イ
ネーブル信号がハイ論理を維持する間に駆動され、前記
ＮＡＮＤゲート（Ｇ７）からのデータクロック信号をカ
ウントして相反する論理を有する第１及び第２内部アド
レス信号を発生する。前記内部アドレス発生部（４６）
は１ビットカウンタとして、二つのＮＡＮＤゲート（Ｇ
６、Ｇ７）、二つのＮＭＯＳ及びＰＭＯＳトランジスタ
（Ｇ５乃至Ｇ８）と六つのインバータ（１１０乃至１１
５）により構成される。前記内部アドレス発生部（４
６）は真偽及び補数の出力ラインの数が二つなので１ビ
ット カウンタで構成されるが、真偽及び補数の出力ラ
インの数が３以上の場合には少なくとも２ビット以上の
カウンタと論理組合せ回路で構成される。また、前記第
１及び第２内部アドレス信号は前記データ発生部から出
力するデータ信号と同期される。
ネーブル信号がハイ論理を維持する間に駆動され、前記
ＮＡＮＤゲート（Ｇ７）からのデータクロック信号をカ
ウントして相反する論理を有する第１及び第２内部アド
レス信号を発生する。前記内部アドレス発生部（４６）
は１ビットカウンタとして、二つのＮＡＮＤゲート（Ｇ
６、Ｇ７）、二つのＮＭＯＳ及びＰＭＯＳトランジスタ
（Ｇ５乃至Ｇ８）と六つのインバータ（１１０乃至１１
５）により構成される。前記内部アドレス発生部（４
６）は真偽及び補数の出力ラインの数が二つなので１ビ
ット カウンタで構成されるが、真偽及び補数の出力ラ
インの数が３以上の場合には少なくとも２ビット以上の
カウンタと論理組合せ回路で構成される。また、前記第
１及び第２内部アドレス信号は前記データ発生部から出
力するデータ信号と同期される。
【００２４】尚、前記データ信号配分回路は前記第１遅
延機（４０）から遅延したクロック信号を入力するクロ
ック制御部（４８）を備える。前記クロック制御部（４
８）は、前記第１内部アドレス信号及び前記遅延したク
ロック信号が全てハイ論理を有する場合、ロー論理の第
１切換えクロック信号を発生するためのＮＡＮＤゲート
（Ｇ４）を備える。また、前記クロック制御部（４８）
は前記第２内部アドレス信号及び前記遅延したクロック
信号が全てハイ論理を有する場合に、ロー論理の第２切
換えクロック信号を発生するためのＮＡＮＤゲート（Ｇ
５）をさらに備える。前記第１切換えクロック信号及び
第２切換えクロック信号は前記データ信号と同期され
る。また、前記第１切換えクロック信号は第１及び第２
制御用スイッチに供給され、前記第２切換えクロック信
号は第３及び第４制御用スイッチにそれぞれ供給され
る。
延機（４０）から遅延したクロック信号を入力するクロ
ック制御部（４８）を備える。前記クロック制御部（４
８）は、前記第１内部アドレス信号及び前記遅延したク
ロック信号が全てハイ論理を有する場合、ロー論理の第
１切換えクロック信号を発生するためのＮＡＮＤゲート
（Ｇ４）を備える。また、前記クロック制御部（４８）
は前記第２内部アドレス信号及び前記遅延したクロック
信号が全てハイ論理を有する場合に、ロー論理の第２切
換えクロック信号を発生するためのＮＡＮＤゲート（Ｇ
５）をさらに備える。前記第１切換えクロック信号及び
第２切換えクロック信号は前記データ信号と同期され
る。また、前記第１切換えクロック信号は第１及び第２
制御用スイッチに供給され、前記第２切換えクロック信
号は第３及び第４制御用スイッチにそれぞれ供給され
る。
【００２５】前記第１及び第２制御用スイッチはそれぞ
れ前記第１切換えクロック信号がロー論理を有する場
合、前記ノード（５９）からの前記ロー論理の真偽のデ
ータ信号及び前記ノード（６１）からの前記ロー論理の
補数のデータ信号をハイ論理で反転させ、反転した真偽
及び補数のデータが第１真偽の出力ライン（４７）及び
第１補数の出力ライン（４９）を介して送り出されるよ
うにする。さらに、第１及び第２制御用スイッチは第３
制御ラインを経て印加される第１周辺回路（図示せず）
からの第１リセット信号により、前記第１真偽及び第４
補数の出力ライン（４７、４９）上のデータ信号の値を
初期化する。これのため、前記第１及び第２制御用スイ
ッチはそれぞれ二つのＰＭＯＳトランジスタ（Ｑ９及び
Ｑ１０、Ｑ１２及びＱ１３）と一つのＮＭＯＳトランジ
スタ（Ｑ１１、Ｑ１４）で形成される。
れ前記第１切換えクロック信号がロー論理を有する場
合、前記ノード（５９）からの前記ロー論理の真偽のデ
ータ信号及び前記ノード（６１）からの前記ロー論理の
補数のデータ信号をハイ論理で反転させ、反転した真偽
及び補数のデータが第１真偽の出力ライン（４７）及び
第１補数の出力ライン（４９）を介して送り出されるよ
うにする。さらに、第１及び第２制御用スイッチは第３
制御ラインを経て印加される第１周辺回路（図示せず）
からの第１リセット信号により、前記第１真偽及び第４
補数の出力ライン（４７、４９）上のデータ信号の値を
初期化する。これのため、前記第１及び第２制御用スイ
ッチはそれぞれ二つのＰＭＯＳトランジスタ（Ｑ９及び
Ｑ１０、Ｑ１２及びＱ１３）と一つのＮＭＯＳトランジ
スタ（Ｑ１１、Ｑ１４）で形成される。
【００２６】また、前記第３及び第４制御用スイッチは
それぞれ前記第３切換えクロック信号がロー論理を有す
る場合、前記ノード（５９）からの前記ロー論理の真偽
のデータ信号及び前記ノード（６１）からの前記ロー論
理の補数のデータ信号をハイ論理で反転させ、反転した
真偽及び補数のデータが第２真偽の出力ライン（５１）
及び第２補数の出力ライン（５３）を介して送り出され
るようにする。さらに、第３及び第４制御用スイッチは
第４制御ラインを経て印加される第２周辺回路（図示せ
ず）からのハイ論理の第１リセット信号により、前記第
２真偽及び第２補数の出力ライン（５１、５３）上のデ
ータ信号の値を初期化する。これのため、前記第３及び
第４制御用スイッチはそれぞれ二つのＰＭＯＳトランジ
スタ（Ｑ１５及びＱ１６、Ｑ１８及びＱ１９）と一つの
ＮＭＯＳトランジスタ（Ｑ１７、Ｑ２０）で形成され
る。
それぞれ前記第３切換えクロック信号がロー論理を有す
る場合、前記ノード（５９）からの前記ロー論理の真偽
のデータ信号及び前記ノード（６１）からの前記ロー論
理の補数のデータ信号をハイ論理で反転させ、反転した
真偽及び補数のデータが第２真偽の出力ライン（５１）
及び第２補数の出力ライン（５３）を介して送り出され
るようにする。さらに、第３及び第４制御用スイッチは
第４制御ラインを経て印加される第２周辺回路（図示せ
ず）からのハイ論理の第１リセット信号により、前記第
２真偽及び第２補数の出力ライン（５１、５３）上のデ
ータ信号の値を初期化する。これのため、前記第３及び
第４制御用スイッチはそれぞれ二つのＰＭＯＳトランジ
スタ（Ｑ１５及びＱ１６、Ｑ１８及びＱ１９）と一つの
ＮＭＯＳトランジスタ（Ｑ１７、Ｑ２０）で形成され
る。
【００２７】また、前記データ信号配分回路は第１真偽
及び補数出力ライン（４７、４９）と第２真偽及び補数
出力ライン（５１、５３）にそれぞれ循環ルーブの形成
を成すよう接続した二つのインバータで構成される第１
乃至第４記憶素子を備える。前記第１乃至第４記憶素子
は前記第１乃至第４制御用スイッチにより出力された第
１真偽及び補数の出力ライン（４７、４９）と、第２真
偽及び補数の出力ライン（５１、５３）上のデータ信号
を維持させる機能を果たす。
及び補数出力ライン（４７、４９）と第２真偽及び補数
出力ライン（５１、５３）にそれぞれ循環ルーブの形成
を成すよう接続した二つのインバータで構成される第１
乃至第４記憶素子を備える。前記第１乃至第４記憶素子
は前記第１乃至第４制御用スイッチにより出力された第
１真偽及び補数の出力ライン（４７、４９）と、第２真
偽及び補数の出力ライン（５１、５３）上のデータ信号
を維持させる機能を果たす。
【００２８】
【発明の効果】上述したように、本発明の同期式メモリ
装置のデータ信号配分回路はクロック信号、又は外部ク
ロック信号をデータ発生部の電波遅延時間ほど遅延さ
せ、遅延した外部クロック信号により内部アドレス信号
を発生させることにより内部アドレス信号をデータ信号
と正確に同期させることができる。従って、本発明の同
期式メモリ装置のデータ信号配分回路によれば、データ
信号が出力される出力ラインを正確に指定してデータ信
号を正確に周辺回路側に配分することができる利点を提
供する。
装置のデータ信号配分回路はクロック信号、又は外部ク
ロック信号をデータ発生部の電波遅延時間ほど遅延さ
せ、遅延した外部クロック信号により内部アドレス信号
を発生させることにより内部アドレス信号をデータ信号
と正確に同期させることができる。従って、本発明の同
期式メモリ装置のデータ信号配分回路によれば、データ
信号が出力される出力ラインを正確に指定してデータ信
号を正確に周辺回路側に配分することができる利点を提
供する。
【図１】従来の同期式メモリ装置のデータ信号配分回路
の回路図である。
の回路図である。
【図２】（Ａ）〜（Ｊ）は、図１に示した回路の各部分
に対する動作波形図である。
に対する動作波形図である。
【図３】図１に示した内部アドレス発生部の他の実施例
を示す回路図である。
を示す回路図である。
【図４】本発明の第１実施例による同期式メモリ装置の
データ信号配分回路の回路図である。
データ信号配分回路の回路図である。
【図５】本発明の第２実施例による同期式メモリ装置の
データ信号配分回路の回路図である。
データ信号配分回路の回路図である。
１０及び３０…データ発生部 １２、３４及び４６…内部アドレス発生部 １４及び３２…ストローブ信号発生部２１６ 及び４０…第１遅延機２１８ 及び４２…第２遅延機 ２０、３６及び４８…クロック制御部 ２２及び３８…マルチプレクサ ４４…第３遅延機
Claims (10)
- 【請求項１】 メモリセルアレイ及びその周辺回路に連
結されたデータ信号配分回路において、 外部制御ラインからの外部クロック信号に対応して連続
したデータ信号を発生するデータ発生部と、 前記外部クロック信号に対応してデータ発生部から連続
して発生したデータ信号を、メモリセル内に電気的に連
結された少なくとも二つ以上の周辺回路側に切り換える
ための少なくとも二つ以上の切換手段と、 前記外部クロック信号を、前記切換手段から、前記デー
タ発生部の電波遅延時間だけ遅延させて、遅延されたク
ロック信号のパルス時点から一定期間第１論理を有する
ストローブ信号を発生するストローブ信号発生手段と、 前記ストローブ信号発生手段からストローブ信号により
一つのビットだけが第１論理を有する少なくとも２ビッ
ト以上の内部アドレス信号を発生して、前記少なくとも
２ビット以上の内部アドレス信号を前記少なくとも二つ
以上の切換手段に与える内部アドレス発生手段と、 を備えたことを特徴とする同期式メモリ装置のデータ信
号配分回路。 - 【請求項２】 前記内部アドレス発生手段が、前記スト
ローブ信号発生手段からのストローブ信号をカウントす
るための少なくとも１ビット以上のカウンタと、前記カ
ウンタの出力を論理組合せて一つのビットのみが第１論
理を発生する、前記少なくとも２ビット以上の内部アド
レス信号を発生する論理組合せ手段とを備えたことを特
徴とする請求項１記載の同期式メモリ装置のデータ信号
配分回路。 - 【請求項３】 前記論理組合わせ手段からの、前記第１
論理がハイ論理であることを特徴とする請求項２記載の
同期式メモリ装置のデータ信号配分回路。 - 【請求項４】 前記切換手段が、前記データ発生部と前
記周辺回路への出力ラインとの間に並列接続されてお
り、且つ前記内部アドレス発生手段からの信号により駆
動されるＮＭＯＳ及びＰＭＯＳトランジスタと、前記Ｐ
ＭＯＳトランジスタ及び前記内部アドレス発生手段の間
に接続されたインバータとを備えていることを特徴とす
る請求項３記載の同期式メモリ装置のデータ信号配分回
路。 - 【請求項５】 前記ストローブ信号発生手段から、前記
少なくとも二つ以上の切換手段に供給される内部アドレ
ス信号を、前記ストローブ信号に同期化させるアドレス
同期化手段を更に備えたことを特徴とする請求項１記載
の同期式メモリ装置のデータ信号配分回路。 - 【請求項６】 メモリセルアレイ及びその周辺回路に連
結されたデータ信号配分回路において、 外部からの外部クロック信号に対応して連続したデータ
信号を発生するデータ発生部と、 前記外部クロック信号に対応してデータ信号を発生する
データ発生部に対して、データ発生部の電波遅延時間だ
け前記外部クロック信号を遅延させるための遅延手段
と、 前記遅延手段からの遅延されたクロック信号に対応し
て、前記データ発生部からのデータ信号を、一つだけが
パルスを有する真偽及び補数のデータ信号に変換するた
めのデータ変換手段と、 前記データ変換手段からの真偽のデータ信号を、少なく
とも二つ以上の真偽の出力ラインに接続された周辺回路
側に伝送するための少なくとも二つ以上の真偽用切換手
段と、 前記データ変換手段からの補数のデータ信号を少なくと
も二つ以上の補数の出力ラインに接続された周辺回路側
に伝送するための少なくとも二つ以上の補数用切換手段
と、 前記データ変換手段からの真偽及び補数のデータ信号を
倫理組み合わせてデータクロック信号を発生する論理組
合せ手段と、 前記論理組合せ手段からのデータクロック信号に対応し
て、一つのビットだけが第１論理を有する少なくとも２
ビット以上の内部アドレス信号を発生し、前記少なくと
も２ビット以上の内部アドレス信号を前記少なくとも二
つ以上の真偽用切換手段及び補数用切換手段に与える内
部アドレス発生手段と、 を備えたことを特徴とする同期式メモリ装置のデータ信
号配分回路。 - 【請求項７】 前記内部アドレス発生手段からの内部ア
ドレス信号を前記遅延手段から遅延した外部クロック信
号に同期させるアドレス同期化手段をさらに備えること
を特徴とする請求項６記載の同期式メモリ装置のデータ
信号配分回路。 - 【請求項８】 前記真偽用及び補数用切換手段が、電源
電圧用と前記出力ラインとの間に接続され、前記内部ア
ドレス発生手段からの内部アドレス信号及び前記データ
切換手段からの前記パルスを有するデータ信号によりそ
れぞれ駆動する第１及び第２ＭＯＳトランジスタを備え
たことを特徴とする請求項６記載の同期式メモリ装置の
データ信号配分回路。 - 【請求項９】 前記真偽用及び補数用切換手段の前記第
１及び第２ＭＯＳトランジスタにより伝達されて前記出
力ラインに発生したデータ信号を維持させるための少な
くとも四つの記憶手段を更に備えることを特徴とする請
求項８記載の同期式メモリ装置のデータ信号配分回路。 - 【請求項１０】 前記真偽用及び補数用切換手段が、基
底電圧電源と前記出力ラインとの間に接続され、前記出
力ラインに接続された周辺回路からのリセット信号によ
り応答し、前記記憶手段により維持されるデータ信号を
初期化する第３ＭＯＳトランジスタをさらに備えたこと
を特徴とする請求項９記載の同期式メモリ装置のデータ
信号配分回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR94-40590 | 1994-12-31 | ||
| KR1019940040590A KR0140481B1 (ko) | 1994-12-31 | 1994-12-31 | 동기식 메모리장치의 데이타신호 분배회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08287685A JPH08287685A (ja) | 1996-11-01 |
| JP2971385B2 true JP2971385B2 (ja) | 1999-11-02 |
Family
ID=19406226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7355046A Expired - Fee Related JP2971385B2 (ja) | 1994-12-31 | 1995-12-28 | 同期式メモリ装置のデータ信号配分回路 |
Country Status (6)
| Country | Link |
|---|---|
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| JP (1) | JP2971385B2 (ja) |
| KR (1) | KR0140481B1 (ja) |
| DE (1) | DE19549156B4 (ja) |
| GB (1) | GB2296591B (ja) |
| TW (1) | TW358941B (ja) |
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|---|---|---|---|---|
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| TW353176B (en) * | 1996-09-20 | 1999-02-21 | Hitachi Ltd | A semiconductor device capable of holding signals independent of the pulse width of an external clock and a computer system including the semiconductor |
| JP3979690B2 (ja) * | 1996-12-27 | 2007-09-19 | 富士通株式会社 | 半導体記憶装置システム及び半導体記憶装置 |
| JP3244035B2 (ja) * | 1997-08-15 | 2002-01-07 | 日本電気株式会社 | 半導体記憶装置 |
| US6965974B1 (en) | 1997-11-14 | 2005-11-15 | Agere Systems Inc. | Dynamic partitioning of memory banks among multiple agents |
| US6215703B1 (en) * | 1998-12-04 | 2001-04-10 | Intel Corporation | In order queue inactivity timer to improve DRAM arbiter operation |
| JP2001084762A (ja) * | 1999-09-16 | 2001-03-30 | Matsushita Electric Ind Co Ltd | 半導体メモリ装置 |
| KR100365432B1 (ko) * | 2000-08-09 | 2002-12-18 | 주식회사 하이닉스반도체 | 센스 앰프 구동 신호 발생기 |
| US20090319802A1 (en) * | 2002-12-02 | 2009-12-24 | Silverbrook Research Pty Ltd | Key Genaration In An Integrated Circuit |
| ATE504446T1 (de) * | 2002-12-02 | 2011-04-15 | Silverbrook Res Pty Ltd | Totdüsenausgleich |
| DE10338303B4 (de) * | 2003-08-20 | 2005-11-17 | Infineon Technologies Ag | Schaltungsanordnung zur Verteilung eines Eingangssignals in eine oder mehrere Zeitpositionen |
| KR100557636B1 (ko) * | 2003-12-23 | 2006-03-10 | 주식회사 하이닉스반도체 | 클럭신호를 이용한 데이터 스트로브 회로 |
| KR20130050852A (ko) * | 2011-11-08 | 2013-05-16 | 에스케이하이닉스 주식회사 | 어드레스 디코딩 방법과 이를 이용한 반도체 메모리 장치 |
| KR20230063386A (ko) * | 2021-11-02 | 2023-05-09 | 삼성전자주식회사 | 비휘발성 메모리 장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5107465A (en) * | 1989-09-13 | 1992-04-21 | Advanced Micro Devices, Inc. | Asynchronous/synchronous pipeline dual mode memory access circuit and method |
| KR100214435B1 (ko) * | 1990-07-25 | 1999-08-02 | 사와무라 시코 | 동기식 버스트 엑세스 메모리 |
| JP2977385B2 (ja) * | 1992-08-31 | 1999-11-15 | 株式会社東芝 | ダイナミックメモリ装置 |
| JP2627475B2 (ja) * | 1992-10-07 | 1997-07-09 | 三菱電機株式会社 | 半導体メモリ装置 |
| US5481500A (en) * | 1994-07-22 | 1996-01-02 | International Business Machines Corporation | Precharged bit decoder and sense amplifier with integrated latch usable in pipelined memories |
| JPH0855471A (ja) * | 1994-08-12 | 1996-02-27 | Nec Corp | 同期型半導体記憶装置 |
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1994
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-
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