JPH01256819A - パラレル・シリアル変換器 - Google Patents
パラレル・シリアル変換器Info
- Publication number
- JPH01256819A JPH01256819A JP8575888A JP8575888A JPH01256819A JP H01256819 A JPH01256819 A JP H01256819A JP 8575888 A JP8575888 A JP 8575888A JP 8575888 A JP8575888 A JP 8575888A JP H01256819 A JPH01256819 A JP H01256819A
- Authority
- JP
- Japan
- Prior art keywords
- display data
- output
- bit
- control signal
- parallel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims description 2
- 238000006243 chemical reaction Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 1
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of El Displays (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパラレル・シリアル変換器に関し、特に画面表
示情報を多種のデイスプレィ装置に対応すべく工夫され
たパラレル・シリアル変換器に関する。
示情報を多種のデイスプレィ装置に対応すべく工夫され
たパラレル・シリアル変換器に関する。
従来、この種のパラレル・シリアル変換器を利用した画
面表示情報生成装置は、デイスプレィ装置の表示制御方
法に対して専用のものであり、第５図のパラレル・シリ
アル変換器のように、８−１パラレル・シリアル対応の
ものは、回路修正あるいは回路追加をしなくては、他種
のデイスプレィ装置に対応させる事はできなかった。
面表示情報生成装置は、デイスプレィ装置の表示制御方
法に対して専用のものであり、第５図のパラレル・シリ
アル変換器のように、８−１パラレル・シリアル対応の
ものは、回路修正あるいは回路追加をしなくては、他種
のデイスプレィ装置に対応させる事はできなかった。
第５図で表示データＤ１〜Ｄ８はパラレルにシフトレジ
スタ１に入力され、表示データ制御信号ＬＤに従ってク
ロックφｌ、φ２によりシリアルに出力端子Ｏから出力
される（第２図のタイミングチャートのＡに相当する）
。
スタ１に入力され、表示データ制御信号ＬＤに従ってク
ロックφｌ、φ２によりシリアルに出力端子Ｏから出力
される（第２図のタイミングチャートのＡに相当する）
。
上述した従来のパラレル・シリアル変換器は、各種のデ
イスプレィ装置に対応して専用となるため、対応しない
デイスプレィ装置を制御するためには、外付回路を追加
するか、又は回路を修正しなくてはならず、汎用性に欠
けるという問題点があった。
イスプレィ装置に対応して専用となるため、対応しない
デイスプレィ装置を制御するためには、外付回路を追加
するか、又は回路を修正しなくてはならず、汎用性に欠
けるという問題点があった。
本発明のパラレル・シリアル変換器の構成は、半導体集
積回路装置において、複数個の直列接続されたシフトレ
ジスタと、そのシフトレジスタへ複数のデータを同時に
書き込む為の入力手段と、そのシフトレジスタに入力さ
れたデータを１ビットずつシフトする為のシフトクロッ
クと、そのシフトレジスタ内の複数の点からのデータを
ラッチする為のラッチクロック及びラッチレジスタを出
力段に具備する事を特徴とする。
積回路装置において、複数個の直列接続されたシフトレ
ジスタと、そのシフトレジスタへ複数のデータを同時に
書き込む為の入力手段と、そのシフトレジスタに入力さ
れたデータを１ビットずつシフトする為のシフトクロッ
クと、そのシフトレジスタ内の複数の点からのデータを
ラッチする為のラッチクロック及びラッチレジスタを出
力段に具備する事を特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の回路図であり、１はシ
フトレジスタ、２は出力ラッチレジスタ、ＬＤは表示デ
ータをシフトレジスタに転送する制御信号、Ｄ１〜Ｄ８
は８ビット表示データ、ＣＴは出力タイミング制御信号
、０１〜０４は出力端子である。
フトレジスタ、２は出力ラッチレジスタ、ＬＤは表示デ
ータをシフトレジスタに転送する制御信号、Ｄ１〜Ｄ８
は８ビット表示データ、ＣＴは出力タイミング制御信号
、０１〜０４は出力端子である。
表示データＤ１〜Ｄ８は表示データ転送制御信号ＬＤに
よって、シフトレジスタ１に１ビットずつ同時に転送さ
れる。さらに、シフトレジスタ１の内容は１ビットずつ
シフトされ、出力ラッチレジスタ２に転送されて、出力
タイミング制御信号ＣＴに従って、出力端子０１〜０４
より表示データが１ビットずつシリアルに出力される。
よって、シフトレジスタ１に１ビットずつ同時に転送さ
れる。さらに、シフトレジスタ１の内容は１ビットずつ
シフトされ、出力ラッチレジスタ２に転送されて、出力
タイミング制御信号ＣＴに従って、出力端子０１〜０４
より表示データが１ビットずつシリアルに出力される。
対応するデイスプレィ装置が、８−１パラレル・シリア
ル変換で制御するものであれば、第２図Ａのタイミング
で表示データを出力する。出力端子は１ピンのみ（０１
）を必要とする。
ル変換で制御するものであれば、第２図Ａのタイミング
で表示データを出力する。出力端子は１ピンのみ（０１
）を必要とする。
また、対応するデイスプレィ装置が８−２パラレル・シ
リアル変換であれば、第２図Ｂのタイミングで表示デー
タは出力され、出力端子は２ピン（０１と０２）を必要
とする。
リアル変換であれば、第２図Ｂのタイミングで表示デー
タは出力され、出力端子は２ピン（０１と０２）を必要
とする。
対応するデイスプレィ装置が８−４パラレル・シリアル
変換であれば、第２図Ｃのタイミングで表示データは出
力され、出力端子は４ピン（０１〜０４）を必要とする
。
変換であれば、第２図Ｃのタイミングで表示データは出
力され、出力端子は４ピン（０１〜０４）を必要とする
。
第３図は本発明の第２の実施例の回路図であり、第４図
はそのタイミング図である。本実施例において、表示デ
ータ（Ｄｉ−Ｄｉ６）は１６ビット単位で転送されるが
、第１の実施例と同様に、出力タイミング制御信号ＣＴ
を制御することで、各種のデイスプレィ装置に対応させ
ることができる。
はそのタイミング図である。本実施例において、表示デ
ータ（Ｄｉ−Ｄｉ６）は１６ビット単位で転送されるが
、第１の実施例と同様に、出力タイミング制御信号ＣＴ
を制御することで、各種のデイスプレィ装置に対応させ
ることができる。
以上説明したように、本発明は、通常のパラレル・シリ
アル変換器にデイレイフリップフロップのシフトレジス
タを設けることにより、各種のデイスプレィ装置に対応
できる汎用性を有するという効果がある。
アル変換器にデイレイフリップフロップのシフトレジス
タを設けることにより、各種のデイスプレィ装置に対応
できる汎用性を有するという効果がある。
第１図は本発明の第１の実施例の回路図、第２図は第１
図の回路の動作タイミング図、第３図は本発明の第２の
実施例の回路図、第４図は第３図の回路の動作タイミン
グ図、第５図は従来のパラレル・シリアル変換器の回路
図である。 ＣＴ・・・出力タイミング制御信号、Ｄ１〜Ｄ１６・・
・画面表示情報、ＬＤ・・・転送制御信号、０１〜０４
・・・出力端子、１・・・シフトレジスタ（デイレイ・
フリップフロップ）、２・・・出力ラッチレジスタ。
図の回路の動作タイミング図、第３図は本発明の第２の
実施例の回路図、第４図は第３図の回路の動作タイミン
グ図、第５図は従来のパラレル・シリアル変換器の回路
図である。 ＣＴ・・・出力タイミング制御信号、Ｄ１〜Ｄ１６・・
・画面表示情報、ＬＤ・・・転送制御信号、０１〜０４
・・・出力端子、１・・・シフトレジスタ（デイレイ・
フリップフロップ）、２・・・出力ラッチレジスタ。
Claims (1)
- 半導体集積回路装置において、複数個の直列接続された
シフトレジスタと、そのシフトレジスタへ複数のデータ
を同時に書き込む為の入力手段と、そのシフトレジスタ
に入力されたデータを１ビットずつシフトする為のシフ
トクロックと、そのシフトレジスタ内の複数の点からの
データをラッチする為のラッチクロック及びラッチレジ
スタを出力段に具備する事を特徴とするパラレル・シリ
アル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8575888A JPH01256819A (ja) | 1988-04-06 | 1988-04-06 | パラレル・シリアル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8575888A JPH01256819A (ja) | 1988-04-06 | 1988-04-06 | パラレル・シリアル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01256819A true JPH01256819A (ja) | 1989-10-13 |
Family
ID=13867761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8575888A Pending JPH01256819A (ja) | 1988-04-06 | 1988-04-06 | パラレル・シリアル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01256819A (ja) |
-
1988
- 1988-04-06 JP JP8575888A patent/JPH01256819A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5363494A (en) | Bus interface circuit for connecting bus lines having different bit ranges | |
| JPH01256819A (ja) | パラレル・シリアル変換器 | |
| JPH0748664B2 (ja) | 直並列変換器 | |
| US5903570A (en) | Timing circuit using handshake connections | |
| JPH0740096B2 (ja) | 駆動装置 | |
| JPH07264076A (ja) | 直並列変換器 | |
| KR930008038B1 (ko) | 메모리 제어회로 | |
| JPS62233931A (ja) | パラレル・シリアル変換器 | |
| KR950001175B1 (ko) | 개선된 데이타 시프트 레지스터 | |
| KR900007267Y1 (ko) | 퍼스널 컴퓨터의 그래픽 블럭회로 | |
| JPH0352037Y2 (ja) | ||
| JPH0283586A (ja) | データ出力形式変換方法 | |
| JP2569498B2 (ja) | フリツプフロツプ | |
| JPH0355200Y2 (ja) | ||
| JPH09281924A (ja) | 駆動装置 | |
| JPH03292698A (ja) | シフトレジスタ回路 | |
| JPS61170784A (ja) | 水平スクロ−ル回路 | |
| JPH07113660B2 (ja) | モード設定回路 | |
| JPH073019U (ja) | 動作モード設定回路 | |
| JPH02105396A (ja) | シフトレジスタ | |
| JPH02181950A (ja) | 半導体集積回路の動作モード設定方式 | |
| JPH07122094A (ja) | 半導体集積回路 | |
| JPS63118967A (ja) | シリアルインタ−フエイス回路 | |
| JPS63276915A (ja) | タイミング信号発生回路 | |
| JPH01154624A (ja) | 情報処理装置 |