JP2659952B2 - スキャン可能なフリップフロップ回路及びスキャンクロックの設定方法 - Google Patents

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） この発明は論理回路のテスト容易化に関する。

（従来の技術） スキャンデザインにおいては最少の付加回路でシステ
ム動作速度の低下を最小限に抑えることが重要である。
そのためにスキャン可能なフリップフロップとして従来
から種々の試みがなされているが、第６図と第７図はそ
の例である。図においてＣはシステムモードでのクロッ
クで高速化のために１相クロックで動作させている。Ａ
とＢはスキャンモードでの２相クロックであり、システ
ムモードでは共にオフ状態にする。DIはデータ入力、Ｑ
は出力である。スキャンモードでは、ＡとＢはクロック
スキューの問題を避けるためにオン状態が重ならないよ
うにする。Ｃはオフ状態である。SIはスキャン入力、SO
はスキャン出力である。

第５図では反転したデータをスキャン入力し、スキャ
ン出力することになる。第６図と第７図はシステムモー
ドとスキャンモードの双方でマスタスレーブ型のフリッ
プフロップとして動作するのが特徴である。

（発明が解決しようとする問題点） 第６図ではＱとSOが共通であるためスキャンパスの配
線によりシステム動作の速度が影響を受けるという欠点
がある。第７図は、この欠点を除いているが、素子数が
増えるという欠点が加わっている。

〔発明の構成〕

（問題点を解決するための手段） 素子数を増さないで、スキャンパスの配線によるシス
テム動作速度の劣化を防ぐためにスキャンモードでの動
作をマスタスレーブ型のフリップフロップ動作ではな
く、２相クロックでラッチによるスタティックな状態保
持と負荷容量によるダイナミックな状態保持を交互に繰
返すことによって信号転送をする。

（作用） ラッチの一方を負荷容量によるダイナミックな回路に
することにより素子数を減らすことができ、かつ安定し
たシフトレジスタ動作によるデータのスキャン入力、ス
キャン出力が出来る。スキャン入力したデータはラッチ
部分にスタティックに保持してシステムモードで使用す
ることができる。さらに、システムモードではスキャン
パスの配線による速度劣化を防ぐと共にダイナミック回
路において浮遊ノードを無くし貫通電流の発生を防止す
ることができる。

（実施例） 第１図はこの発明の第１の実施例であり、Ｃがシステ
ムモードでの１相クロック、ＡとＢがスキャンモードで
の２相クロックであり、DIとＱがシステムモードでのデ
ータ入力と出力、SIとSOがスキャン入力とスキャン出力
である。第１図では反転したデータをスキャン入力し、
スキャン出力することになる。第２図はこの発明の第２
の実施例である。Ｃはシステムモードでの１相クロッ
ク、ＡとＢはスキャンモードでの２相クロック、DIとＱ
はシステムモードでのデータ入力と出力、SIとSOはスキ
ャン入力とスキャン出力である。

第１の実施例の場合、スキャンモードでは、Ｃはオフ
状態であるが、Ｂがオン状態,Aがオフ状態の時にラッチ
にスキャンデータが取込まれB,A共にオフ状態の時にラ
ッチが安定状態になる。次にＡがオン状態、Ｂがオフ状
態になるとSOの負荷容量が充電される。この電荷はA,B
共にオフ状態になるまでの間保持されていれば良い。

第２の実施例の場合の動作も同様である。

このように、システムモードでは１相クロックのマス
タスレーブ型、スキャンモードでは２相クロックのシフ
トレジスタの１ビットとして動作するフリップフロップ
において、素子数を増さないで、スキャンパスの配線に
よるシステム動作速度の劣化を防止できるようになっ
た。

第３図と第４図はこの発明の第３と第４の実施例であ
り、Ｃがシステムモードでの１相クロック、ＡとＢがス
キャンモードでの２相クロックであり、DIとＱがシステ
ムモードでのデータ入力と出力、SIとSOがスキャン入力
とスキャン出力である。

第３図では反転したデータをスキャン入力し、スキャ
ン出力することになる。

スキャンモードでは、Ｃはオフ状態であるが、Ｂがオ
ン状態、Ａがオフ状態の時にラッチにスキャンデータが
取込まれB,A共にオフ状態になるとラッチが安定状態に
なる。次にＡがオン状態,Bがオフ状態になるとSOの負荷
容量が充電される。この電荷はA,B共にオフの状態を経
て再びＢがオン状態、Ａがオフ状態になるまで間保持さ
れていればよい。

システムモードではA,B共にオフ状態にすると第３
図，第４図において、ノードＮは浮遊状態になる。した
がってCMOSの場合、ノードＮの電位がぶらつくと共に次
段のインベータには貫通電流が生じ、消費電力を浪費す
ることになる。これを防止するためにはシステムモード
でＢはオフ状態にするがＡはオン状態にすれば良い。

第５図はスキャンデザイン回路のテストのためのタイ
ミングチャートの例であるが、３ビットをスキャン入力
し、１クロックのシステム動作の後、３ビットをスキャ
ン出力している。第５図ではスキャン入力の際、ビット
毎にデータが取込まれるタイミングを矢印で示してあ
る。またスキャン出力の際データが出力される範囲をビ
ット毎に示してある。

スキャンクロックＡはシステムモードではオン状態に
し、スキャンモードではLSIテスタのタイミングジュネ
レータを考慮して周期的で同一波形になるように設定し
てある。

上記各実施例ではシステムモードでセット、リセット
機能を持たないＤタイプのフリップフロップを例とした
が、必要に応じてセット機能やリセット機能を追加して
良く、さらにＤタイプの代りにJKタイプでも良い。

〔発明の効果〕

システムモードでは１相クロックのマスタスレーブ
型、スキャンモードでは２相クロックのシフトレジスタ
の１ビットとして動作するフリップフロップにおいて、
スキャンモードで一部ダイナミック動作させることによ
り、素子数を増さないでスキャンパスの配線によるシス
テム動作速度の劣化を防止できるようになった。さらに
システムモードで、ダイナミック回路の浮遊状態を無く
すことにより、消費電力の浪費を防止できるようにな
る。

【図面の簡単な説明】

第１図、第２図、第３図、第４図はこの発明の実施例の
図、第５図はスキャンデザイン回路のテストのためのタ
イミングチャート図、第６図は従来のスキャン可能なフ
リップフロップの第１の例の図、第７図は従来のスキャ
ン可能なフリップフロップの第２の例の図である。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】スタティックに状態保持可能なマスタラッ
   チとスレーブラッチ、及びダイナミックに状態保持可能
   なラッチからなり、上記スレーブラッチはマスタラッチ
   に接続し、上記ダイナミックラッチはマスタラッチ又は
   スレーブラッチの一方に接続する構成において、システ
   ムモードでは１相クロックのマスタースレーブ型フリッ
   プフロップとして動作し、スキャンモードでは２相クロ
   ックでマスタラッチ又はスレーブラッチの一方によるス
   タティックな状態保持と上記ダイナミックに状態保持可
   能なラッチの負荷容量の荷電状態で決まるダイナミック
   な状態保持を交互に繰返すことにより信号の転送を行な
   うことを特徴とするスキャン可能なフリップフロップ回
   路。
2. 【請求項２】CMOSで実現した上記回路において、ダイナ
   ミックな状態保持を２相クロックの一方で制御されるト
   ランスファーゲートと、それに接続するインバータ、又
   は上記トランスファーゲートと、それに接続するインバ
   ータと機能的に等価な回路で実現することを特徴とする
   特許請求の範囲第１項記載のスキャン可能なフリップフ
   ロップ回路。
3. 【請求項３】システムモードでは１相クロックのマスタ
   ースレーブ型フリップフロップとして動作し、スキャン
   モードでは、特許請求の範囲第１項記載のマスタラッチ
   又はスレーブラッチの一方にダイナミックラッチを接続
   し、２相クロックにより信号を転送してテストを行い、
   ダイナミックな状態保持を２相クロックの一方で制御さ
   れるトランスファーゲートと、それに接続するインバー
   タ、又は上記トランスファーゲートと、それに接続する
   インバータと機能的に等価な回路で実現したスキャン可
   能なCMOSフリップフロップ回路のダイナミック動作部分
   がシステムモードで浮遊モードを持ち貫通電流を生じる
   ことを防止するために、２相クロックの一方で制御され
   るトランスファーゲートをシステムモードでオン状態に
   することを特徴とするスキャンクロックの設定方法。