JP2534352B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Description
【発明の詳細な説明】 〔概要〕 半導体集積回路装置に関し、 ダイナミック形論理回路を用いた場合でも、スキャン
方式による試験データの設定を支障なく行うことを目的
とし、 論理回路群の全部あるいは一部にダイナミック形論理
回路を含み、かつ数珠つなぎにした多数のラッチ回路に
より該論理回路群の内部状態を制御する半導体集積回路
装置において、前記数珠つなぎにした多数のラッチ回路
がインバータゲートにより構成され、前記ラッチ回路の
少なくとも１つに、ダイナミック形論理回路の内部状態
を制御するためのデータを保持する第１のデータラッチ
と、シリアル・スキャン・データを保持するための第２
のデータラッチと、前記第１および第２のデータラッチ
の入・出力間に各々設けられ、シリアル・スキャン・デ
ータ設定時に前記第１および第２のデータラッチを分離
して、前記第２のデータラッチにシリアルデータを設定
している間、前記第１のデータラッチの内容を固定する
スイッチングゲートとを設けて構成している。
方式による試験データの設定を支障なく行うことを目的
とし、 論理回路群の全部あるいは一部にダイナミック形論理
回路を含み、かつ数珠つなぎにした多数のラッチ回路に
より該論理回路群の内部状態を制御する半導体集積回路
装置において、前記数珠つなぎにした多数のラッチ回路
がインバータゲートにより構成され、前記ラッチ回路の
少なくとも１つに、ダイナミック形論理回路の内部状態
を制御するためのデータを保持する第１のデータラッチ
と、シリアル・スキャン・データを保持するための第２
のデータラッチと、前記第１および第２のデータラッチ
の入・出力間に各々設けられ、シリアル・スキャン・デ
ータ設定時に前記第１および第２のデータラッチを分離
して、前記第２のデータラッチにシリアルデータを設定
している間、前記第１のデータラッチの内容を固定する
スイッチングゲートとを設けて構成している。
本発明は、半導体集積回路装置に関し、特に、内部回
路の全部あるいは一部にダイナミック形論理回路を使用
した半導体集積回路装置に対して、スキャン方式による
試験データの設定を行うことを意図した半導体集積回路
装置に関する。
路の全部あるいは一部にダイナミック形論理回路を使用
した半導体集積回路装置に対して、スキャン方式による
試験データの設定を行うことを意図した半導体集積回路
装置に関する。
近年、大規模半導体集積回路装置の設計では、試験容
易化設計いわゆるテスタビリティデザイン（testabilit
y design）の重要性が一段と増してきた。この種の容易
化設計の代表的なものとしてはLSSD（Level Sensitive
Scan design）あるいはスキャン方式と呼ばれるものが
あり、この方式は、回路内のフリップフロップを数珠つ
なぎにして試験モードのときには、シフトレジスタとし
て動作させるもので、これによれば、内部のフリップフ
ロップをすべて外部からアクセスすることができる。
易化設計いわゆるテスタビリティデザイン（testabilit
y design）の重要性が一段と増してきた。この種の容易
化設計の代表的なものとしてはLSSD（Level Sensitive
Scan design）あるいはスキャン方式と呼ばれるものが
あり、この方式は、回路内のフリップフロップを数珠つ
なぎにして試験モードのときには、シフトレジスタとし
て動作させるもので、これによれば、内部のフリップフ
ロップをすべて外部からアクセスすることができる。
第８図は、スキャン方式を採用した従来例を示す図
で、１は多数のスタティック形論理回路からなる論理回
路群、21〜2nは数珠つなぎにされた多数のラッチ回路で
ある。第９図は１つのラッチ回路の構成図で、SW1〜SW3
は、それぞれクロック信号CLK、シリアル・クロック信
号SCLKB,SCLKAにより動作するスイッチ、FF1、FF2はフ
リップフロップである。
で、１は多数のスタティック形論理回路からなる論理回
路群、21〜2nは数珠つなぎにされた多数のラッチ回路で
ある。第９図は１つのラッチ回路の構成図で、SW1〜SW3
は、それぞれクロック信号CLK、シリアル・クロック信
号SCLKB,SCLKAにより動作するスイッチ、FF1、FF2はフ
リップフロップである。
このような構成において、例えば数珠つなぎ最後のｎ
番目のラッチ回路2nにセットするシリアル・スキャン・
データは、他のラッチ回路21〜2(n-1)を通過してきたも
のであり、他のラッチ回路のFF1の内容は、この通過デ
ータによって変化してしまう。このため、論理回路群１
の内部状態が不本意に制御されることとなるから、これ
を防ぐために、シリアル・スキャン・データを入力して
いる間では、論理回路群１へのクロック信号を無効に
し、転送途中のデータによって論理回路群１の内部状態
が変化しないようにしている。
番目のラッチ回路2nにセットするシリアル・スキャン・
データは、他のラッチ回路21〜2(n-1)を通過してきたも
のであり、他のラッチ回路のFF1の内容は、この通過デ
ータによって変化してしまう。このため、論理回路群１
の内部状態が不本意に制御されることとなるから、これ
を防ぐために、シリアル・スキャン・データを入力して
いる間では、論理回路群１へのクロック信号を無効に
し、転送途中のデータによって論理回路群１の内部状態
が変化しないようにしている。
しかしながら、このような従来の半導体集積回路装置
にあっては、論理回路群１の内部状態の不本意な変化を
回避するための方法として、クロック信号を無効にする
方法が採られていたため、例えば、論理回路群１の全部
あるいは一部にダイナミック形論理回路を含めた場合
に、以下に述べる理由からスキャン方式を用いることが
できないといった問題があった。
にあっては、論理回路群１の内部状態の不本意な変化を
回避するための方法として、クロック信号を無効にする
方法が採られていたため、例えば、論理回路群１の全部
あるいは一部にダイナミック形論理回路を含めた場合
に、以下に述べる理由からスキャン方式を用いることが
できないといった問題があった。
すなわち、ドミノ回路やプリチャージ回路などのダイ
ナミック形ゲート回路で構成された論理回路は、その内
部状態の保持が、浮遊容量の電荷蓄積によって行われて
いるため、電荷を保持するためのクロック信号を継続し
て与える必要があり、したがって、こうしたダイナミッ
ク形論理回路ではシリアル・スキャン・データを入力し
ている間でもクロック信号を無効にすることができない
から、論理回路の内部状態の変化が避けられず、結局、
スキャン方式による試験データ設定を行うことができな
かった。
ナミック形ゲート回路で構成された論理回路は、その内
部状態の保持が、浮遊容量の電荷蓄積によって行われて
いるため、電荷を保持するためのクロック信号を継続し
て与える必要があり、したがって、こうしたダイナミッ
ク形論理回路ではシリアル・スキャン・データを入力し
ている間でもクロック信号を無効にすることができない
から、論理回路の内部状態の変化が避けられず、結局、
スキャン方式による試験データ設定を行うことができな
かった。
本発明は、このような問題点に鑑みてなされたもの
で、ダイナミック形論理回路を用いた場合でも、スキャ
ン方式による試験データの設定を支障なく行うことを目
的としている。
で、ダイナミック形論理回路を用いた場合でも、スキャ
ン方式による試験データの設定を支障なく行うことを目
的としている。
本発明に係る半導体集積回路装置は上記目的を達成す
るために、論理回路群の全部あるいは一部にダイナミッ
ク形論理回路を含み、かつ数珠つなぎにした多数のラッ
チ回路により該論理回路群の内部状態を制御する半導体
集積回路装置において、前記数珠つなぎにした多数のラ
ッチ回路がインバータゲートにより構成され、前記ラッ
チ回路の少なくとも１つに、ダイナミック形論理回路の
内部状態を制御するためのデータを保持する第１のデー
タラッチと、シリアル・スキャン・データを保持するた
めの第２のデータラッチと、前記第１および第２のデー
タラッチの入・出力間に各々設けられ、シリアル・スキ
ャン・データ設定時に前記第１および第２のデータラッ
チを分離して、前記第２のデータラッチにシリアルデー
タを設定している間、前記第１のデータラッチの内容を
固定するスイッチングゲートとを設けて構成している。
るために、論理回路群の全部あるいは一部にダイナミッ
ク形論理回路を含み、かつ数珠つなぎにした多数のラッ
チ回路により該論理回路群の内部状態を制御する半導体
集積回路装置において、前記数珠つなぎにした多数のラ
ッチ回路がインバータゲートにより構成され、前記ラッ
チ回路の少なくとも１つに、ダイナミック形論理回路の
内部状態を制御するためのデータを保持する第１のデー
タラッチと、シリアル・スキャン・データを保持するた
めの第２のデータラッチと、前記第１および第２のデー
タラッチの入・出力間に各々設けられ、シリアル・スキ
ャン・データ設定時に前記第１および第２のデータラッ
チを分離して、前記第２のデータラッチにシリアルデー
タを設定している間、前記第１のデータラッチの内容を
固定するスイッチングゲートとを設けて構成している。
本発明では、第１のデータラッチと第２のデータラッ
チとが分離して設けられ、第１のデータラッチの内容を
固定したままで、第２のデータラッチへのシリアル・ス
キャン・データの取り込みが行われる。したがって、ダ
イナミック形論理回路にクロック信号を継続して与えて
も、この論理回路への制御データが固定されているか
ら、内部状態が変化せず、スキャン方式を支障なく採用
することができる。
チとが分離して設けられ、第１のデータラッチの内容を
固定したままで、第２のデータラッチへのシリアル・ス
キャン・データの取り込みが行われる。したがって、ダ
イナミック形論理回路にクロック信号を継続して与えて
も、この論理回路への制御データが固定されているか
ら、内部状態が変化せず、スキャン方式を支障なく採用
することができる。
以下、本発明を図面に基づいて説明する。
第１〜７図は本発明に係る半導体集積回路装置の一実
施例を示す図である。
施例を示す図である。
まず、構成を説明する。第１図において、10は半導体
集積回路装置であり、半導体集積回路装置10には、クロ
ック発生回路11、スキャン制御回路12、スタティック形
論理回路群13、ダイナミック形論理回路群14が備えられ
るとともに、数珠つなぎにされた多数のラッチ回路LS1
〜LSnおよびLD1〜LDmが備えられている。LS1〜LSnはス
タティック形論理回路用のラッチ回路で従来例のラッチ
回路21〜2nと同一のものである。LD1〜LDmは、ダイナミ
ック形論理回路用のラッチ回路であり、本発明のポイン
トとなるものである。なお、図中のG1〜G8は、それぞれ
クロックイネーブル信号CLKENが“H"のときのみ、クロ
ック信号CLKを通過させるゲートを表している。
集積回路装置であり、半導体集積回路装置10には、クロ
ック発生回路11、スキャン制御回路12、スタティック形
論理回路群13、ダイナミック形論理回路群14が備えられ
るとともに、数珠つなぎにされた多数のラッチ回路LS1
〜LSnおよびLD1〜LDmが備えられている。LS1〜LSnはス
タティック形論理回路用のラッチ回路で従来例のラッチ
回路21〜2nと同一のものである。LD1〜LDmは、ダイナミ
ック形論理回路用のラッチ回路であり、本発明のポイン
トとなるものである。なお、図中のG1〜G8は、それぞれ
クロックイネーブル信号CLKENが“H"のときのみ、クロ
ック信号CLKを通過させるゲートを表している。
なお、CLOCKは外部クロック信号、SCANは“L"レベル
のときにスキャンモードを指定する外部指定信号、SCLK
AおよびSCLKBは外部スキャンクロック信号、SCINはシリ
アル・スキャン・データ・イン、SCOUTはシリアル・ス
キャン・データ・アウト、CLKは内部クロック信号、CLK
ENはクロック・イネーブル信号、LOADはロード信号、SE
Tはセット信号である。
のときにスキャンモードを指定する外部指定信号、SCLK
AおよびSCLKBは外部スキャンクロック信号、SCINはシリ
アル・スキャン・データ・イン、SCOUTはシリアル・ス
キャン・データ・アウト、CLKは内部クロック信号、CLK
ENはクロック・イネーブル信号、LOADはロード信号、SE
Tはセット信号である。
第２図はスキャン制御回路12の回路構成の一例を示す
図であり、このスキャン制御回路12は、ラッチLT11〜LT
15、アンドゲートG11〜G13およびインバータゲートG14,
G15を備え、SCANがアサートされると、第３図に示すタ
イミングで、CLKEN、LOADおよびSETを生成して出力す
る。
図であり、このスキャン制御回路12は、ラッチLT11〜LT
15、アンドゲートG11〜G13およびインバータゲートG14,
G15を備え、SCANがアサートされると、第３図に示すタ
イミングで、CLKEN、LOADおよびSETを生成して出力す
る。
第４図はラッチ回路LS1〜LSnのうちの１つを示す回路
図で、このラッチ回路は３つのスイッチングゲートSG11
〜SG13および２つのフリップフロップFF11,FF12を有
し、SG11,SG12の一方をオンさせることで、I2若しくはI
1に加えられたデータをFF11に取り込み、このFF11のデ
ータをO2からスタティック形論理回路群13に出力する。
また、SG13をオンさせることで、FF11のデータをFF12に
取り込み、このFF12のデータをO1から次段のラッチ回路
に出力する。
図で、このラッチ回路は３つのスイッチングゲートSG11
〜SG13および２つのフリップフロップFF11,FF12を有
し、SG11,SG12の一方をオンさせることで、I2若しくはI
1に加えられたデータをFF11に取り込み、このFF11のデ
ータをO2からスタティック形論理回路群13に出力する。
また、SG13をオンさせることで、FF11のデータをFF12に
取り込み、このFF12のデータをO1から次段のラッチ回路
に出力する。
第５図はラッチ回路LD1〜LDmのうちの１つを示す回路
図で、このラッチ回路は、出力側をO2に接続し入力側を
スイッチングゲートSG21を介してI2に接続したフリップ
フロップFF21と、入力側をスイッチングゲートSG22を介
してI1に接続したフリップフロップFF22と、入力側をス
イッチングゲートSG23を介してFF22の出力側に接続し出
力側をO1に接続したフリップフロップFF23とを備えると
ともに、FF21の出力側とFF22の入力側との間に設けられ
たスイッチングゲートSG24と、FF22の出力側とFF21の入
力側との間に設けられたスイッチングゲートSG25とを備
えて構成している。上記FF21はダイナミック形論理回路
群14を構成する多数の論理回路の１つに対応し、この論
理回路の内部状態を制御するデータを保持するための第
１のデータラッチとして機能する。また、FF22（FF23を
含めてもよい）は、主に、シリアル・スキャン・データ
を保持するための第２のデータラッチとして機能するも
のである。
図で、このラッチ回路は、出力側をO2に接続し入力側を
スイッチングゲートSG21を介してI2に接続したフリップ
フロップFF21と、入力側をスイッチングゲートSG22を介
してI1に接続したフリップフロップFF22と、入力側をス
イッチングゲートSG23を介してFF22の出力側に接続し出
力側をO1に接続したフリップフロップFF23とを備えると
ともに、FF21の出力側とFF22の入力側との間に設けられ
たスイッチングゲートSG24と、FF22の出力側とFF21の入
力側との間に設けられたスイッチングゲートSG25とを備
えて構成している。上記FF21はダイナミック形論理回路
群14を構成する多数の論理回路の１つに対応し、この論
理回路の内部状態を制御するデータを保持するための第
１のデータラッチとして機能する。また、FF22（FF23を
含めてもよい）は、主に、シリアル・スキャン・データ
を保持するための第２のデータラッチとして機能するも
のである。
次に、作用を説明する。
SCANがネゲート（“H"）されているとき、CLKENは
“H"であり、CLKは有効である。したがって、ラッチ回
路LS1〜LSnおよびラッチ回路LD1〜LDmのFF11およびFF21
には、I2に加えられたスタティック形論理回路群13ある
いはダイナミック形論理回路群14からのデータがCLKに
同期して取り込まれる。
“H"であり、CLKは有効である。したがって、ラッチ回
路LS1〜LSnおよびラッチ回路LD1〜LDmのFF11およびFF21
には、I2に加えられたスタティック形論理回路群13ある
いはダイナミック形論理回路群14からのデータがCLKに
同期して取り込まれる。
他方、SCANがアサート（“L"）されると、CLKENが
“L"となり、CLKが無効にされる。すなわち、LS1〜LSn,
LD1〜LDmおよびスタティック形論理回路群13へのCLK入
力が禁止される。但し、ダイナミック形論理回路群14へ
のCLK入力は禁止されない。SCANのアサート時の動作をL
S1〜LSnおよびLD1〜LDmに分けて以下に説明する。
“L"となり、CLKが無効にされる。すなわち、LS1〜LSn,
LD1〜LDmおよびスタティック形論理回路群13へのCLK入
力が禁止される。但し、ダイナミック形論理回路群14へ
のCLK入力は禁止されない。SCANのアサート時の動作をL
S1〜LSnおよびLD1〜LDmに分けて以下に説明する。
LS1〜LSn 第６図はLS1〜LSnの動作タイミングである。SCANがア
サートされるとSCLKA,SCLKBが交互に“H"レベルに変化
し、SG12,SG13が交互にオンする。まず、SG13のオンに
よりFF11の内容がFF12に取り込まれ、次いで、SG12のオ
ンによりI1に与えられたデータがFF11に取り込まれる。
この間、O2からスタティック形論理回路群13に出力され
るデータは、FF11内のデータであり、SCLKA,SCLKBに同
期して変化することになるが、スタティック形論理回路
群13へのCLK入力が禁止されているので、スタティック
形論理回路群13内の各論理回路の内部状態は変化するこ
とはない。
サートされるとSCLKA,SCLKBが交互に“H"レベルに変化
し、SG12,SG13が交互にオンする。まず、SG13のオンに
よりFF11の内容がFF12に取り込まれ、次いで、SG12のオ
ンによりI1に与えられたデータがFF11に取り込まれる。
この間、O2からスタティック形論理回路群13に出力され
るデータは、FF11内のデータであり、SCLKA,SCLKBに同
期して変化することになるが、スタティック形論理回路
群13へのCLK入力が禁止されているので、スタティック
形論理回路群13内の各論理回路の内部状態は変化するこ
とはない。
LD1〜LDm 第７図はLD1〜LDmの動作タイミングである。まず、LO
ADが“H"に変化すると、SG24がオンしてFF21内のデータ
がFF22に取り込まれる。そして、SCLKAによってSG23が
オンするとFF22内のデータがFF23に取り込まれ、次いで
SCLKBによってSG22がオンするとI1に与えられたデータ
がFF22に取り込まれる。すなわち、SCLKA,SCLKBが交互
に変化する間、I1→FF22→FF23といったデータ転送動作
が繰り返される。このようなデータの転送期間におい
て、O2からダイナミック形論理回路群14に出力されるデ
ータは変化しない。ダイナミック形論理回路制御用の第
１のデータラッチ（FF21）と、シリアルデータ用の第２
のデータラッチ（FF22）とを分離し、データ転送の間、
FF22の内容のみを変化させているからである。FF22の出
力波形は第７図中NAで示される。この波形NAは、LOADに
よってFF21内のデータと同一にされたあと、I1に加えら
れたデータで更新されるように変化し、その更新のタイ
ミングはSCLKBに依存する。
ADが“H"に変化すると、SG24がオンしてFF21内のデータ
がFF22に取り込まれる。そして、SCLKAによってSG23が
オンするとFF22内のデータがFF23に取り込まれ、次いで
SCLKBによってSG22がオンするとI1に与えられたデータ
がFF22に取り込まれる。すなわち、SCLKA,SCLKBが交互
に変化する間、I1→FF22→FF23といったデータ転送動作
が繰り返される。このようなデータの転送期間におい
て、O2からダイナミック形論理回路群14に出力されるデ
ータは変化しない。ダイナミック形論理回路制御用の第
１のデータラッチ（FF21）と、シリアルデータ用の第２
のデータラッチ（FF22）とを分離し、データ転送の間、
FF22の内容のみを変化させているからである。FF22の出
力波形は第７図中NAで示される。この波形NAは、LOADに
よってFF21内のデータと同一にされたあと、I1に加えら
れたデータで更新されるように変化し、その更新のタイ
ミングはSCLKBに依存する。
したがって、本実施例によれば、数珠つなぎにされた
多数のラッチ回路のうちのLD1〜LDmの各々について、第
１のデータラッチとしてのFF21と、第２のデータラッチ
としてのFF22とを備えるとともに、これらFF21,FF22の
入出力間に、各々スイッチングゲートSG24,SG25を介在
させたので、シリアルデータ設定時に、上記２つのスイ
ッチングゲートSG24,SG25をオフ状態にすることによ
り、FF21,FF22を分離独立して動作させることができ、F
F22にシリアルデータを設定している間、FF21の内容を
固定することができる。その結果、FF21の内容で制御さ
れる論理回路の内容状態が変化しないので、この論理回
路にダイナミック形の論理回路を使用することができ
る。
多数のラッチ回路のうちのLD1〜LDmの各々について、第
１のデータラッチとしてのFF21と、第２のデータラッチ
としてのFF22とを備えるとともに、これらFF21,FF22の
入出力間に、各々スイッチングゲートSG24,SG25を介在
させたので、シリアルデータ設定時に、上記２つのスイ
ッチングゲートSG24,SG25をオフ状態にすることによ
り、FF21,FF22を分離独立して動作させることができ、F
F22にシリアルデータを設定している間、FF21の内容を
固定することができる。その結果、FF21の内容で制御さ
れる論理回路の内容状態が変化しないので、この論理回
路にダイナミック形の論理回路を使用することができ
る。
〔発明の効果〕 本発明によれば、ダイナミック形論理回路を用いた場
合でも、スキャン方式による試験データの設定を支障な
く行うことができる。
合でも、スキャン方式による試験データの設定を支障な
く行うことができる。
第１〜７図は本発明に係る半導体集積回路装置の一実施
例を示す図であり、 第１図はその全体の構成図、 第２図はそのスキャン制御回路の一例の構成図、 第３図はそのスキャン制御回路の動作タイミングチャー
ト、 第４図はそのLS1〜LSnの１つの構成図、 第５図はそのLD1〜LDmの１つの構成図、 第６図はそのLS1〜LSnの動作タイミングチャート、 第７図はそのLD1〜LDmの動作タイミングチャート、 第８図は従来例のブロック構成図、 第９図は従来例のラッチ回路の構成図である。 LS1〜LSn,LD1〜LDm……ラッチ回路、FF21……フリップ
フロップ（第１のデータラッチ）、FF22,FF23……フリ
ップフロップ（第２のデータラッチ）、SG24,SG25……
スイッチングゲート。
例を示す図であり、 第１図はその全体の構成図、 第２図はそのスキャン制御回路の一例の構成図、 第３図はそのスキャン制御回路の動作タイミングチャー
ト、 第４図はそのLS1〜LSnの１つの構成図、 第５図はそのLD1〜LDmの１つの構成図、 第６図はそのLS1〜LSnの動作タイミングチャート、 第７図はそのLD1〜LDmの動作タイミングチャート、 第８図は従来例のブロック構成図、 第９図は従来例のラッチ回路の構成図である。 LS1〜LSn,LD1〜LDm……ラッチ回路、FF21……フリップ
フロップ（第１のデータラッチ）、FF22,FF23……フリ
ップフロップ（第２のデータラッチ）、SG24,SG25……
スイッチングゲート。
Claims (1)
- 【請求項１】論理回路群の全部あるいは一部にダイナミ
ック形論理回路を含み、かつ数珠つなぎにした多数のラ
ッチ回路により該論理回路群の内部状態を制御する半導
体集積回路装置において、 前記数珠つなぎにした多数のラッチ回路がインバータゲ
ートにより構成され、前記ラッチ回路の少なくとも１つ
に、 ダイナミック形論理回路の内部状態を制御するためのデ
ータを保持する第１のデータラッチと、 シリアル・スキャン・データを保持するための第２のデ
ータラッチと、 前記第１および第２のデータラッチの入・出力間に各々
設けられ、シリアル・スキャン・データ設定時に前記第
１および第２のデータラッチを分離して、前記第２のデ
ータラッチにシリアルデータを設定している間、前記第
１のデータラッチの内容を固定するスイッチングゲート
とを設けたことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1121010A JP2534352B2 (ja) | 1989-05-15 | 1989-05-15 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1121010A JP2534352B2 (ja) | 1989-05-15 | 1989-05-15 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02298876A JPH02298876A (ja) | 1990-12-11 |
| JP2534352B2 true JP2534352B2 (ja) | 1996-09-11 |
Family
ID=14800563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1121010A Expired - Fee Related JP2534352B2 (ja) | 1989-05-15 | 1989-05-15 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2534352B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6175935A (ja) * | 1984-09-21 | 1986-04-18 | Fujitsu Ltd | スキヤンフリツプ・フロツプ方式 |
-
1989
- 1989-05-15 JP JP1121010A patent/JP2534352B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02298876A (ja) | 1990-12-11 |
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