JP3055425B2 - クロック生成装置 - Google Patents
クロック生成装置Info
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- circuit
- clock
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Description
【０００１】
【産業上の利用分野】本発明は、クロック生成装置に係
わり、詳細には、ＩＴＵ−Ｔ(InternationalTelecommun
ication Union:Telecommunication Standardization Se
ction)Ｇ．７０３（Ｇシリーズ ７０３）に勧告されて
いる１３９．２６４Ｍ bit/sec信号をＩＴＵ−Ｔ Ｇ．
７０８に勧告されているＡＵ(Admistrative Unit)−４
信号に多重して伝送するときのクロックを生成するに好
適なクロック生成装置に関する。
わり、詳細には、ＩＴＵ−Ｔ(InternationalTelecommun
ication Union:Telecommunication Standardization Se
ction)Ｇ．７０３（Ｇシリーズ ７０３）に勧告されて
いる１３９．２６４Ｍ bit/sec信号をＩＴＵ−Ｔ Ｇ．
７０８に勧告されているＡＵ(Admistrative Unit)−４
信号に多重して伝送するときのクロックを生成するに好
適なクロック生成装置に関する。
【０００２】
【従来の技術】図３は従来のクロック生成装置の全体構
成を示したものである。図３において、従来のクロック
生成装置は、ＡＵ−４信号２００から１３９．２６４Ｍ
ｂｉｔ／ｓｅｃ信号をデマッピングするに際して、ＡＵ
−４信号２００をバッファ回路５０に伝送網に同期した
クロックで書き込み、出力クロック２０２でバッファ回
路５０から読みだし、このときオフセット検出回路５２
によりバッファ回路５０の書き込みアドレスと読みだし
アドレスのオフセット値を検出するようになっている。
このオフセット値はＣＰＵ(Central Processing Unit)
回路５４に入力されて、ここでディジタル値に変換さ
れ、ＮＣＯ(Number Control Oscillator)回路５６に出
力される。ＮＣＯ回路５６ではディジタルのオフセット
値に従って１２ビットのディジタルによる正弦波信号を
生成する。
成を示したものである。図３において、従来のクロック
生成装置は、ＡＵ−４信号２００から１３９．２６４Ｍ
ｂｉｔ／ｓｅｃ信号をデマッピングするに際して、ＡＵ
−４信号２００をバッファ回路５０に伝送網に同期した
クロックで書き込み、出力クロック２０２でバッファ回
路５０から読みだし、このときオフセット検出回路５２
によりバッファ回路５０の書き込みアドレスと読みだし
アドレスのオフセット値を検出するようになっている。
このオフセット値はＣＰＵ(Central Processing Unit)
回路５４に入力されて、ここでディジタル値に変換さ
れ、ＮＣＯ(Number Control Oscillator)回路５６に出
力される。ＮＣＯ回路５６ではディジタルのオフセット
値に従って１２ビットのディジタルによる正弦波信号を
生成する。
【０００３】この正弦波信号はＤ／Ａ(Degital/Analog)
変換回路５８でアナログ信号に変換され、混合回路６０
でオシレータ回路６２からの正弦波信号と混合される。
オシレータ回路６２からの正弦波信号によって変調され
たアナログ信号はバンドパスフィルタ回路６４に入力さ
れ、アナログ信号のうち特定の周波数成分の正弦波信号
のみが波形整形回路６６に入力される。波形整形回路６
６でディジタル化されたクロックが生成され、このクロ
ックが出力クロック２０２として波形整形回路６６から
出力される。
変換回路５８でアナログ信号に変換され、混合回路６０
でオシレータ回路６２からの正弦波信号と混合される。
オシレータ回路６２からの正弦波信号によって変調され
たアナログ信号はバンドパスフィルタ回路６４に入力さ
れ、アナログ信号のうち特定の周波数成分の正弦波信号
のみが波形整形回路６６に入力される。波形整形回路６
６でディジタル化されたクロックが生成され、このクロ
ックが出力クロック２０２として波形整形回路６６から
出力される。
【０００４】
【発明が解決しようとする課題】上述した従来のクロッ
ク生成装置では、オフセット検出回路５２の検出による
書き込みアドレスと読みだしアドレスのオフセット値に
基づいてクロックを生成しているため、ジッタを十分に
抑制することができないという問題点がある。
ク生成装置では、オフセット検出回路５２の検出による
書き込みアドレスと読みだしアドレスのオフセット値に
基づいてクロックを生成しているため、ジッタを十分に
抑制することができないという問題点がある。
【０００５】そこで本発明の目的は、ジッタを十分に抑
制することができるクロック生成装置を提供することに
ある。
制することができるクロック生成装置を提供することに
ある。
【０００６】
【課題を解決するための手段】請求項１記載の発明で
は、（イ）多重信号に挿入されているポインタの先頭位
置と正負スタッフを指示するためのバイトを検出してポ
インタ・ジャスティフィケーション情報を出力するバイ
ト検出手段と、（ロ）多重信号のパス領域に属するパス
信号に挿入されているジャスティフィケーション・オポ
ーチュニティ・ビットを検出して前記パス信号から特定
の信号をデスタッフしデスタッフ情報を出力するデスタ
ッフ手段と、 このデスタッフ手段によりデスタッフされ
た信号を前記多重信号の伝送網に同期したクロックで書
き込み出力クロックで読みだすバッファ手段と、（ハ）
このバッファ手段の書き込みアドレスと読みだしアドレ
スのオフセット値を検出するオフセット検出手段と、
（ニ）バイト検出手段の検出によるポインタ・ジャステ
ィフィケーション情報と前記デスタッフ手段の出力によ
るデスタッフ情報とから前記バッファ手段の書き込みア
ドレスと読みだしアドレスのオフセット値を予測する予
測手段と、（ホ）この予測手段の予測値とバッファ手段
の出力値との差分を算出する差分算出手段と、（へ）こ
の差分算出手段の算出値に従ってディジタルの正弦波信
号を生成する正弦波信号生成手段と、（ト）この正弦波
信号生成手段の生成による正弦波信号をアナログ信号に
変換するディジタル・アナログ変換手段と、（チ）正弦
波信号を発振する発振手段と、（リ）ディジタル・アナ
ログ変換手段の出力信号を発振手段からの正弦波信号に
よって混合する混合手段と、（ヌ）この混合手段から特
定の周波数成分の信号を抽出する信号抽出手段と、
（ル）この信号抽出手段により抽出された信号を波形整
形してディジタルのクロックを生成し生成したクロック
を出力クロックとして出力するクロック生成手段とをク
ロック生成装置に具備させる。
は、（イ）多重信号に挿入されているポインタの先頭位
置と正負スタッフを指示するためのバイトを検出してポ
インタ・ジャスティフィケーション情報を出力するバイ
ト検出手段と、（ロ）多重信号のパス領域に属するパス
信号に挿入されているジャスティフィケーション・オポ
ーチュニティ・ビットを検出して前記パス信号から特定
の信号をデスタッフしデスタッフ情報を出力するデスタ
ッフ手段と、 このデスタッフ手段によりデスタッフされ
た信号を前記多重信号の伝送網に同期したクロックで書
き込み出力クロックで読みだすバッファ手段と、（ハ）
このバッファ手段の書き込みアドレスと読みだしアドレ
スのオフセット値を検出するオフセット検出手段と、
（ニ）バイト検出手段の検出によるポインタ・ジャステ
ィフィケーション情報と前記デスタッフ手段の出力によ
るデスタッフ情報とから前記バッファ手段の書き込みア
ドレスと読みだしアドレスのオフセット値を予測する予
測手段と、（ホ）この予測手段の予測値とバッファ手段
の出力値との差分を算出する差分算出手段と、（へ）こ
の差分算出手段の算出値に従ってディジタルの正弦波信
号を生成する正弦波信号生成手段と、（ト）この正弦波
信号生成手段の生成による正弦波信号をアナログ信号に
変換するディジタル・アナログ変換手段と、（チ）正弦
波信号を発振する発振手段と、（リ）ディジタル・アナ
ログ変換手段の出力信号を発振手段からの正弦波信号に
よって混合する混合手段と、（ヌ）この混合手段から特
定の周波数成分の信号を抽出する信号抽出手段と、
（ル）この信号抽出手段により抽出された信号を波形整
形してディジタルのクロックを生成し生成したクロック
を出力クロックとして出力するクロック生成手段とをク
ロック生成装置に具備させる。
【０００７】すなわち請求項１記載の発明では、多重信
号に挿入されているポインタのポインタ・ジャスティフ
ィケーション情報と多重信号のパス領域に属するパス信
号に挿入されているジャスティフィケーション・オポー
チュニティ・ビットから得られたデスタッフ情報を検出
し、検出情報からバッファ手段のオフセット値を予測
し、この予測値とバッファ手段の出力値との差分を求
め、この差分を基に出力クロックを補正することを特徴
としている。
号に挿入されているポインタのポインタ・ジャスティフ
ィケーション情報と多重信号のパス領域に属するパス信
号に挿入されているジャスティフィケーション・オポー
チュニティ・ビットから得られたデスタッフ情報を検出
し、検出情報からバッファ手段のオフセット値を予測
し、この予測値とバッファ手段の出力値との差分を求
め、この差分を基に出力クロックを補正することを特徴
としている。
【０００８】
【０００９】
【００１０】
【００１１】
【００１２】
【００１３】
【００１４】
【００１５】
【００１６】
【実施例】以下実施例につき本発明を詳細に説明する。
【００１７】図１は本発明の一実施例におけるクロック
生成装置の全体構成図である。図１において、クロック
生成装置は、バイトモニタ回路１０、デスタッフ回路１
２、バッファ回路１４、オフセット検出回路１６、ＤＳ
Ｐ(Digital Signak Processor)回路１８、ＮＣＯ回路２
０、Ｄ／Ａ変換回路２２、混合回路２４、オシレータ回
路２６、バンドパスフィルタ回路２８、波形整形回路３
０を備えて構成されており、バイトモニタ回路１０にＡ
Ｕ−４信号１００が入力され、波形整形回路３０から出
力クロック１０２が出力されている。
生成装置の全体構成図である。図１において、クロック
生成装置は、バイトモニタ回路１０、デスタッフ回路１
２、バッファ回路１４、オフセット検出回路１６、ＤＳ
Ｐ(Digital Signak Processor)回路１８、ＮＣＯ回路２
０、Ｄ／Ａ変換回路２２、混合回路２４、オシレータ回
路２６、バンドパスフィルタ回路２８、波形整形回路３
０を備えて構成されており、バイトモニタ回路１０にＡ
Ｕ−４信号１００が入力され、波形整形回路３０から出
力クロック１０２が出力されている。
【００１８】バイトモニタ回路１０は多重信号としてＡ
Ｕ−４信号１００を入力し、ＡＵ−４信号１００に挿入
されているＡＵ−４ポインタの特定のバイト、例えば、
Ｈ１、Ｈ２（先頭位置と正負スタッフを指示するための
バイト）バイトを検出してポインタ・ジャスティフィケ
ーション情報を出力するバイト検出手段として構成され
ている。デスタッフ回路１２はＡＵ−４信号１００から
ＡＵ−４ポインタをデスタッフしたＶＣ(Virtual Conta
iner)−４信号１０４をパス信号として受け、ＶＣ−４
信号１０４のジャスティフィケーション・オポーチュニ
ティ・ビットを検出し、ＶＣ−４信号１０４から１３
９．２６４Ｍ bit/sec信号をデスタッフしてデスタッフ
情報を出力するデスタッフ手段として構成されている。
バッファ回路１４はデスタッフ回路１２でデスタッフさ
れた信号を多重信号の伝送網に同期したクロックで書き
込み、出力クロック１０２で読みだすバッファ手段とし
て構成されている。オフセット回路１６は、バッファ回
路１４の書き込みアドレスと読みだしアドレスのオフセ
ット値を検出するオフセット検出手段として構成されて
いる。
Ｕ−４信号１００を入力し、ＡＵ−４信号１００に挿入
されているＡＵ−４ポインタの特定のバイト、例えば、
Ｈ１、Ｈ２（先頭位置と正負スタッフを指示するための
バイト）バイトを検出してポインタ・ジャスティフィケ
ーション情報を出力するバイト検出手段として構成され
ている。デスタッフ回路１２はＡＵ−４信号１００から
ＡＵ−４ポインタをデスタッフしたＶＣ(Virtual Conta
iner)−４信号１０４をパス信号として受け、ＶＣ−４
信号１０４のジャスティフィケーション・オポーチュニ
ティ・ビットを検出し、ＶＣ−４信号１０４から１３
９．２６４Ｍ bit/sec信号をデスタッフしてデスタッフ
情報を出力するデスタッフ手段として構成されている。
バッファ回路１４はデスタッフ回路１２でデスタッフさ
れた信号を多重信号の伝送網に同期したクロックで書き
込み、出力クロック１０２で読みだすバッファ手段とし
て構成されている。オフセット回路１６は、バッファ回
路１４の書き込みアドレスと読みだしアドレスのオフセ
ット値を検出するオフセット検出手段として構成されて
いる。
【００１９】一方、ＤＳＰ回路１８は、バイトモニタ回
路１０の検出によるポインタ・ジャスティフィケーショ
ン情報とデスタッフ回路１２の出力によるデスタッフ情
報とからバッファ回路１４の書き込みアドレスと読みだ
しアドレスのオフセット値を予測する予測手段を構成す
るとともに、この予測値とバッファ回路１４の出力値と
の差分を算出する差分算出手段として構成されている。
この差分は出力クロック１０２の補正値としてディジタ
ル値で算出され、ＮＣＯ回路２０に供給される。ＮＣＯ
回路２０は、予測値とバッファ回路１４の出力値との差
分に関する算出値に従って１２ビットのディジタルの正
弦波信号を生成する正弦波信号生成手段として構成され
ており、この正弦波信号がＤ／Ａ変換回路２２に入力さ
れている。
路１０の検出によるポインタ・ジャスティフィケーショ
ン情報とデスタッフ回路１２の出力によるデスタッフ情
報とからバッファ回路１４の書き込みアドレスと読みだ
しアドレスのオフセット値を予測する予測手段を構成す
るとともに、この予測値とバッファ回路１４の出力値と
の差分を算出する差分算出手段として構成されている。
この差分は出力クロック１０２の補正値としてディジタ
ル値で算出され、ＮＣＯ回路２０に供給される。ＮＣＯ
回路２０は、予測値とバッファ回路１４の出力値との差
分に関する算出値に従って１２ビットのディジタルの正
弦波信号を生成する正弦波信号生成手段として構成され
ており、この正弦波信号がＤ／Ａ変換回路２２に入力さ
れている。
【００２０】Ｄ／Ａ変換回路２２は、正弦波信号をアナ
ログ信号に変換するディジタル・アナログ変換手段とし
て構成されており、アナログ信号が混合回路（混合手
段）２４に入力されている。混合回路２４にはＤ／Ａ変
換回路２２からのアナログ信号とともにオシレータ回路
（発振手段）２６から基準となる正弦波信号が入力され
ており、Ｄ／Ａ変換回路２２からのアナログ信号がオシ
レータ回路２６からの正弦波信号によって変調され、変
調されたアナログの正弦波信号がバンドパスフィルタ回
路２８に入力されている。バンドパスフィルタ回路２８
は入力されたアナログ信号の中から特定の周波数成分の
信号のみを抽出する信号抽出手段として構成されてお
り、抽出した信号が波形整形回路３０に入力されてい
る。波形整形回路３０は、入力された信号を波形整形し
てディジタルのクロックを生成し、生成したクロックを
出力クロック（１４０Ｍｂｐｓ）１０２として出力する
クロック生成手段として構成されている。
ログ信号に変換するディジタル・アナログ変換手段とし
て構成されており、アナログ信号が混合回路（混合手
段）２４に入力されている。混合回路２４にはＤ／Ａ変
換回路２２からのアナログ信号とともにオシレータ回路
（発振手段）２６から基準となる正弦波信号が入力され
ており、Ｄ／Ａ変換回路２２からのアナログ信号がオシ
レータ回路２６からの正弦波信号によって変調され、変
調されたアナログの正弦波信号がバンドパスフィルタ回
路２８に入力されている。バンドパスフィルタ回路２８
は入力されたアナログ信号の中から特定の周波数成分の
信号のみを抽出する信号抽出手段として構成されてお
り、抽出した信号が波形整形回路３０に入力されてい
る。波形整形回路３０は、入力された信号を波形整形し
てディジタルのクロックを生成し、生成したクロックを
出力クロック（１４０Ｍｂｐｓ）１０２として出力する
クロック生成手段として構成されている。
【００２１】上記構成において、バイトモニタ回路１０
にＡＵ−４信号１００が入力されると、ＡＵ−４信号１
００に挿入されているＡＵ−４ポインタのＨ１、Ｈ２バ
イトを検出してポインタ・ジャスティフィケーション情
報が出力される。さらに、デスタッフ回路１２はＡＵ−
４信号１００からＡＵ−４ポインタをデスタッフしたＶ
Ｃ−４信号１０４が入力されると、ＶＣ−４信号１０４
のジャスティフィケーション・オポーチュニティ・ビッ
トを検出し、ＶＣ−４信号１０４から１３９．２６４Ｍ
bit/sec信号をデスタッフしてデスタッフ情報が出力さ
れる。このとき、バッファ回路１４がデスタッフ回路１
２でデスタッフされた信号を多重信号の伝送網に同期し
たクロックで書き込み、出力クロック１０２で読みだす
と、バッファ回路１４の書き込みアドレスと読みだしア
ドレスのオフセット値がオフセット検出回路１６により
検出される。
にＡＵ−４信号１００が入力されると、ＡＵ−４信号１
００に挿入されているＡＵ−４ポインタのＨ１、Ｈ２バ
イトを検出してポインタ・ジャスティフィケーション情
報が出力される。さらに、デスタッフ回路１２はＡＵ−
４信号１００からＡＵ−４ポインタをデスタッフしたＶ
Ｃ−４信号１０４が入力されると、ＶＣ−４信号１０４
のジャスティフィケーション・オポーチュニティ・ビッ
トを検出し、ＶＣ−４信号１０４から１３９．２６４Ｍ
bit/sec信号をデスタッフしてデスタッフ情報が出力さ
れる。このとき、バッファ回路１４がデスタッフ回路１
２でデスタッフされた信号を多重信号の伝送網に同期し
たクロックで書き込み、出力クロック１０２で読みだす
と、バッファ回路１４の書き込みアドレスと読みだしア
ドレスのオフセット値がオフセット検出回路１６により
検出される。
【００２２】バイトモニタ回路１０の出力とデスタッフ
回路１２の出力およびオフセット検出回路１６の出力が
ＤＳＰ回路１８に入力されると、ＤＳＰ回路１８におい
て、バイトモニタ回路１０の検出によるポインタ・ジャ
スティフィケーション情報とデスタッフ回路１２の出力
によるデスタッフ情報とからバッファ回路１４の書き込
みアドレスと読みだしアドレスのオフセット値が予測さ
れる。さらに、この予測値とバッファ回路１４の出力値
との差分を算出される。この差分は出力クロック１０２
の補正値としてディジタル値で算出され、ＮＣＯ回路２
０に供給される。
回路１２の出力およびオフセット検出回路１６の出力が
ＤＳＰ回路１８に入力されると、ＤＳＰ回路１８におい
て、バイトモニタ回路１０の検出によるポインタ・ジャ
スティフィケーション情報とデスタッフ回路１２の出力
によるデスタッフ情報とからバッファ回路１４の書き込
みアドレスと読みだしアドレスのオフセット値が予測さ
れる。さらに、この予測値とバッファ回路１４の出力値
との差分を算出される。この差分は出力クロック１０２
の補正値としてディジタル値で算出され、ＮＣＯ回路２
０に供給される。
【００２３】ＮＣＯ回路２０で、差分に関する算出値に
従って１２ビットのディジタルの正弦波信号が生成さ
れ、この正弦波信号がＤ／Ａ変換回路２２でアナログ信
号に変換される。このアナログ信号は混合回路２４でオ
シレータ回路２６からの正弦波信号によって変調され、
変調されたアナログの正弦波信号はバンドパスフィルタ
回路２８に入力される。そして正弦波信号のうち特定の
周波数成分の信号のみが抽出され、抽出された信号が波
形整形回路３０に入力されると、入力された信号が波形
整形されてディジタルのクロックが生成され、このクロ
ックが出力クロック１０２として出力される。
従って１２ビットのディジタルの正弦波信号が生成さ
れ、この正弦波信号がＤ／Ａ変換回路２２でアナログ信
号に変換される。このアナログ信号は混合回路２４でオ
シレータ回路２６からの正弦波信号によって変調され、
変調されたアナログの正弦波信号はバンドパスフィルタ
回路２８に入力される。そして正弦波信号のうち特定の
周波数成分の信号のみが抽出され、抽出された信号が波
形整形回路３０に入力されると、入力された信号が波形
整形されてディジタルのクロックが生成され、このクロ
ックが出力クロック１０２として出力される。
【００２４】このように、本実施例によれば、ＡＵ−４
信号１００に挿入されているＡＵ−４ポインタのＨ１、
Ｈ２バイトを検出して得られたポインタ・ジャスティフ
ィケーション情報とＡＵ−４ポインタをデスタッフした
ＶＣ−４信号１０４のジャスティフィケーション・オポ
ーチュニティ・ビットを検出して得られたデスタッフ情
報とからオフセット値を予測し、この予測値とオフセッ
ト検出回路１６の検出によるオフセット値との差分を基
に出力クロック１０２を補正するようにしたので、ジッ
タを十分に抑制することができる。
信号１００に挿入されているＡＵ−４ポインタのＨ１、
Ｈ２バイトを検出して得られたポインタ・ジャスティフ
ィケーション情報とＡＵ−４ポインタをデスタッフした
ＶＣ−４信号１０４のジャスティフィケーション・オポ
ーチュニティ・ビットを検出して得られたデスタッフ情
報とからオフセット値を予測し、この予測値とオフセッ
ト検出回路１６の検出によるオフセット値との差分を基
に出力クロック１０２を補正するようにしたので、ジッ
タを十分に抑制することができる。
【００２５】次に本発明の他の実施例を図２に従って説
明する。
明する。
【００２６】本実施例は、図１に示すバイトモニタ回路
１０、デスタッフ回路１２、バッファ回路１４、オフセ
ット検出回路１６、ＤＳＰ回路１８の代わりに、スタッ
フ検出回路４０、バッファ回路４２、ＤＳＰ回路４４を
設けたものであり、他の構成は図１のものと同様であ
り、図１と同一のものには同一符号を付してそれらの説
明は省略する。
１０、デスタッフ回路１２、バッファ回路１４、オフセ
ット検出回路１６、ＤＳＰ回路１８の代わりに、スタッ
フ検出回路４０、バッファ回路４２、ＤＳＰ回路４４を
設けたものであり、他の構成は図１のものと同様であ
り、図１と同一のものには同一符号を付してそれらの説
明は省略する。
【００２７】スタッフ検出回路４０は、ＳＴＭ−Ｎ(Syn
chronous Transport Module Ｎ：フレーム番号）信号１
５０を入力し、ＳＴＭ−Ｎ信号１５０に挿入されている
ＡＵ−４ポインタのＨ１、Ｈ２バイトとＶＣ−４信号に
挿入されているジャスティフィケーション・オポーチュ
ニティ・ビットを検出するスタッフ検出手段として構成
されている。バッファ回路４２は、ＳＴＭ−Ｎ信号１５
０をＳＤＨ(Synchronous Digital hierarchy)網に同期
したクロックで書き込み出力クロック１０２で読みだ
し、書き込みアドレスと読みだしアドレスのオフセット
値を出力するバッファ手段として構成されている。ＤＳ
Ｐ回路４４は、スタッフ検出回路４０で検出されたＡＵ
−４ポインタのＨ１、Ｈ２バイトとＶＣ−４信号に挿入
されているジャスティフィケーション・オポーチュニテ
ィ・ビットとからバッファ回路４２のオフセット値を予
測する予測手段を構成するとともに、この予測値とバッ
ファ回路４２から出力されるオフセット値との差分を算
出する差分算出手段を構成するようになっている。そし
てこの差分値がＮＣＯ回路２０に入力されている。
chronous Transport Module Ｎ：フレーム番号）信号１
５０を入力し、ＳＴＭ−Ｎ信号１５０に挿入されている
ＡＵ−４ポインタのＨ１、Ｈ２バイトとＶＣ−４信号に
挿入されているジャスティフィケーション・オポーチュ
ニティ・ビットを検出するスタッフ検出手段として構成
されている。バッファ回路４２は、ＳＴＭ−Ｎ信号１５
０をＳＤＨ(Synchronous Digital hierarchy)網に同期
したクロックで書き込み出力クロック１０２で読みだ
し、書き込みアドレスと読みだしアドレスのオフセット
値を出力するバッファ手段として構成されている。ＤＳ
Ｐ回路４４は、スタッフ検出回路４０で検出されたＡＵ
−４ポインタのＨ１、Ｈ２バイトとＶＣ−４信号に挿入
されているジャスティフィケーション・オポーチュニテ
ィ・ビットとからバッファ回路４２のオフセット値を予
測する予測手段を構成するとともに、この予測値とバッ
ファ回路４２から出力されるオフセット値との差分を算
出する差分算出手段を構成するようになっている。そし
てこの差分値がＮＣＯ回路２０に入力されている。
【００２８】上記構成において、スタッフ検出回路４０
にＳＴＭ−Ｎ信号１５０が入力されると、ＳＴＭ−Ｎ信
号１５０に挿入されているＡＵ−４ポインタのＨ１、Ｈ
２バイトとＶＣ−４信号に挿入されているジャスティフ
ィケーション・オポーチュニティ・ビットが検出され
る。これらの検出情報がＤＳＰ回路４４に入力される
と、スタッフ検出回路４０で検出されたＡＵ−４ポイン
タのＨ１、Ｈ２バイトとＶＣ−４信号に挿入されている
ジャスティフィケーション・オポーチュニティ・ビット
からバッファ回路４２のオフセット値が予測される。
にＳＴＭ−Ｎ信号１５０が入力されると、ＳＴＭ−Ｎ信
号１５０に挿入されているＡＵ−４ポインタのＨ１、Ｈ
２バイトとＶＣ−４信号に挿入されているジャスティフ
ィケーション・オポーチュニティ・ビットが検出され
る。これらの検出情報がＤＳＰ回路４４に入力される
と、スタッフ検出回路４０で検出されたＡＵ−４ポイン
タのＨ１、Ｈ２バイトとＶＣ−４信号に挿入されている
ジャスティフィケーション・オポーチュニティ・ビット
からバッファ回路４２のオフセット値が予測される。
【００２９】一方、ＳＴＭ−Ｎ信号１５０がＳＤＨ網に
同期したクロックでバッファ回路４２に書き込まれ、出
力クロック１０２で読み出されると、書き込みアドレス
と読みだしアドレスのオフセット値がバッファ回路４２
からＤＳＰ回路４４へ出力される。ＤＳＰ回路４４で
は、予測されたオフセット値とバッファ回路４２から出
力されたオフセット値との差分が算出される。この差分
がＮＣＯ回路２０に入力されると、実施例と同様に、差
分を基に出力クロック１０２が補正される。
同期したクロックでバッファ回路４２に書き込まれ、出
力クロック１０２で読み出されると、書き込みアドレス
と読みだしアドレスのオフセット値がバッファ回路４２
からＤＳＰ回路４４へ出力される。ＤＳＰ回路４４で
は、予測されたオフセット値とバッファ回路４２から出
力されたオフセット値との差分が算出される。この差分
がＮＣＯ回路２０に入力されると、実施例と同様に、差
分を基に出力クロック１０２が補正される。
【００３０】このように、本実施例によれば、ＳＴＭ−
Ｎ信号１５０に挿入されているＡＵ−４ポインタのＨ
１、Ｈ２バイトとＶＣ−４信号に挿入されているジャス
ティフィケーション・オポーチュニティ・ビットとを検
出し、これらの検出情報からバッファ回路４２のオフセ
ット値を予測し、ＳＴＭ−Ｎ信号１５０がＳＤＨ網に同
期したクロックでバッファ回路４２に書き込まれ、出力
クロック１０２で読み出されるときに、書き込みアドレ
スと読みだしアドレスのオフセット値を検出し、予測さ
れたオフセット値と検出されたオフセット値との差分を
求め、この差分を基に出力クロック１０２を補正するよ
うにしたので、ジッタを効果的に抑制することができ
る。
Ｎ信号１５０に挿入されているＡＵ−４ポインタのＨ
１、Ｈ２バイトとＶＣ−４信号に挿入されているジャス
ティフィケーション・オポーチュニティ・ビットとを検
出し、これらの検出情報からバッファ回路４２のオフセ
ット値を予測し、ＳＴＭ−Ｎ信号１５０がＳＤＨ網に同
期したクロックでバッファ回路４２に書き込まれ、出力
クロック１０２で読み出されるときに、書き込みアドレ
スと読みだしアドレスのオフセット値を検出し、予測さ
れたオフセット値と検出されたオフセット値との差分を
求め、この差分を基に出力クロック１０２を補正するよ
うにしたので、ジッタを効果的に抑制することができ
る。
【００３１】
【発明の効果】以上説明したように請求項１記載の発明
によれば、多重信号に挿入されているポインタのポイン
タ・ジャスティフィケーション情報と多重信号のパス領
域に属するパス信号に挿入されているデスタッフ情報を
検出し、これらの検出情報からバッファ手段のオフセッ
ト値を予測し、多重信号を伝送網に同期したクロックで
書き込み出力クロックで読みだすバッファ手段のアドレ
スと読みだしアドレスのオフセット値を検出し、予測さ
れたオフセット値と検出されたオフセット値との差分を
求め、この差分を基に出力クロックを補正するようにし
た。しかも求めた差分に従ってディジタルの正弦波信号
を生成しこの正弦波信号をアナログ信号に変換した信号
を発振手段からの正弦波信号によって混合して特定の周
波数成分を抽出するようにし、この抽出された信号を波
形整形してディジタルのクロックを生成し生成したクロ
ックを出力クロックとして出力するようにしたので、ジ
ッタをより効果的に抑制することができる。
によれば、多重信号に挿入されているポインタのポイン
タ・ジャスティフィケーション情報と多重信号のパス領
域に属するパス信号に挿入されているデスタッフ情報を
検出し、これらの検出情報からバッファ手段のオフセッ
ト値を予測し、多重信号を伝送網に同期したクロックで
書き込み出力クロックで読みだすバッファ手段のアドレ
スと読みだしアドレスのオフセット値を検出し、予測さ
れたオフセット値と検出されたオフセット値との差分を
求め、この差分を基に出力クロックを補正するようにし
た。しかも求めた差分に従ってディジタルの正弦波信号
を生成しこの正弦波信号をアナログ信号に変換した信号
を発振手段からの正弦波信号によって混合して特定の周
波数成分を抽出するようにし、この抽出された信号を波
形整形してディジタルのクロックを生成し生成したクロ
ックを出力クロックとして出力するようにしたので、ジ
ッタをより効果的に抑制することができる。
【００３２】
【００３３】
【００３４】
【００３５】
【図１】本発明の一実施例におけるクロック生成装置の
全体構成図である。
全体構成図である。
【図２】本発明の他の実施例を示す全体構成図である。
【図３】従来例のクロック生成装置を示す全体構成図で
ある。
ある。
１０ バイトモニタ回路 １２ デスタッフ回路 １４ バッファ回路 １６ オフセット検出回路 １８ ＤＳＰ回路 ２０ ＮＣＯ回路 ２２ Ｄ／Ａ変換回路 ２４ 混合回路 ２６ オシレータ回路 ２８ バンドパスフィルタ回路 ３０ 波形整形回路 ４０ スタッフ検出回路 ４２ バッファ回路 ４４ ＤＳＰ回路
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 7/00 H04J 3/00 H04J 3/06
Claims (1)
- 【請求項１】 多重信号に挿入されているポインタの先
頭位置と正負スタッフを指示するためのバイトを検出し
てポインタ・ジャスティフィケーション情報を出力する
バイト検出手段と、 前記多重信号のパス領域に属するパス信号に挿入されて
いるジャスティフィケーション・オポーチュニティ・ビ
ットを検出して前記パス信号から特定の信号をデスタッ
フしデスタッフ情報を出力するデスタッフ手段と、 このデスタッフ手段によりデスタッフされた信号を前記
多重信号の伝送網に同期したクロックで書き込み出力ク
ロックで読みだすバッファ手段と、 このバッファ手段の書き込みアドレスと読みだしアドレ
スのオフセット値を検出するオフセット検出手段と、 前記バイト検出手段の検出によるポインタ・ジャスティ
フィケーション情報と前記デスタッフ手段の出力による
デスタッフ情報とから前記バッファ手段の書き込みアド
レスと読みだしアドレスの オフセット値を予測する予測
手段と、 この予測手段の予測値とバッファ手段の出力値との差分
を算出する差分算出手段と、 この差分算出手段の算出値に従ってディジタルの正弦波
信号を生成する正弦波信号生成手段と、 この正弦波信号生成手段の生成による正弦波信号をアナ
ログ信号に変換するディジタル・アナログ変換手段と、 正弦波信号を発振する発振手段と、 前記ディジタル・アナログ変換手段の出力信号を前記発
振手段からの正弦波信号によって混合する混合手段と、 この混合手段から特定の周波数成分の信号を抽出する信
号抽出手段と、 この信号抽出手段により抽出された信号を波形整形して
ディジタルのクロックを生成し生成したクロックを出力
クロックとして出力するクロック生成手段とを具備する
ことを特徴とするクロック生成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7089795A JP3055425B2 (ja) | 1995-04-14 | 1995-04-14 | クロック生成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7089795A JP3055425B2 (ja) | 1995-04-14 | 1995-04-14 | クロック生成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08288743A JPH08288743A (ja) | 1996-11-01 |
| JP3055425B2 true JP3055425B2 (ja) | 2000-06-26 |
Family
ID=13980644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7089795A Expired - Lifetime JP3055425B2 (ja) | 1995-04-14 | 1995-04-14 | クロック生成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3055425B2 (ja) |
-
1995
- 1995-04-14 JP JP7089795A patent/JP3055425B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08288743A (ja) | 1996-11-01 |
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