KR100251710B1 - 비동기 전송 모드망과 플레스이오크로너스 디지탈 계층구조망 간의 접속에 따른 지터와 원더 감소 장치 - Google Patents

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Abstract

본 발명은 ATM망과 PDH 망을 상호 연동(Interworking)하는 인터페이스 정합장치의 동기 복구 장치에 관한 것으로, ATM망과 PDH 망사이의 상호 연동 과정에서 데이터와 클럭에는 지터나 원더가 포함되게 된다.
따라서 본 발명에서는 클럭이나 데이터 부분에 발생하는 지터나 원더를 감소시키기 위하여 선입선출 버퍼로 이루어진 지터 흡수 장치와, 디지털 위상 잠금 폐회로와 발진기로 구성되는 동기 평활 장치를 이용한다.
본 발명에 의한 ATM망과 PDH망 사이의 인터페이스 정합 장치의 동기 복구 장치는 간단한 하드웨어의 추가에 의해서 구현할 수 있고, 데이터가 다수의 전송 매체를 통하여 전송된다고 할 지라도, 지터나 원더가 감소된 안정성있는 클럭을 이용하여 데이터의 완전한 보장이 이루어질 수 있다.

Description

비동기 전송 모드망과 플레스이오크로너스 디지탈 계층구조망 간의 접속에 따른 지터와 원더 감소 장치
본 발명은 PDH망과 ATM 망의 연동을 위한 인터페이스 정합 장치의 클럭신호의 복원에 관한 것으로, 동기 복구시에 클럭 평활 장치(Clock Smoother)(105)와 선입선출(First In First Out:FIFO) 버퍼로 구성되는 지터 흡수 장치(Jitter Absorber)(102)를 이용하여 ATM망과 PDH망의 접속시에 발생하는 클럭 신호의 지터(jitter)와 원더(wander)를 감소시키기 위한 클럭 복원 방법 및 장치에 관한 것이다.
ATM망에서는 펄스 부호 변조(Pulse Code Modulation:PCM) 데이터나 실시간 데이터(realtime data)와 같은 고정 대역폭을 요구하는 고정 비트 레이트(Constant Bit Rate:CBR) 트래픽 특성의 데이터 전송을 보장하고 있다.
송신단에서는 ATM 적응 계층 1-분할 재 조립(ATM Adaptation Layer type 1-Segmentation And Reassembly :AAL1-SAR) 디바이스가 PDH 사용자의 타이밍 정보를 4비트의 타이밍 정보로 바꾸어 셀 스트림에 실어 수신단측으로 전송하고, 수신단에서는 AAL1-SAR 디바이스(101)에서 셀 스트림내의 동기 정보를 추출하여 동기 복구 블럭(Timing Recover Block)(104)으로 전송하고, 여기서 클럭을 복원하게 된다.
동기 복구 블럭에서는 DS1(Digital Signalling level 1) 속도, E1 속도에 따른 클럭을 복원하게 된다. 이때 동기 복구 블럭에서는 약간의 지터와 원더를 포함하게 된다.
지터나 원더는 통신로의 잡음(noise)과 상호 간섭(Inetrference), 주위 온도의 변화 또는 비트 스텁핑(bit stuffing)등에 의해서 신호의 위상이 변화되는 것을 의미하고, 신호의 위상이 빠르게 변화되는 것을 지터, 느리게 변화하는 것을 원더라고 한다. 이러한 지터나 원더는 데이터를 버퍼에서 읽어낼 때 데이터를 잃어버릴 수도 있고, 또는 데이터 사이에 이상 데이터가 삽입되는 슬립 현상을 유발할 수도있다.
본 발명에서는 동기 복구 블럭에서 발생하는 클럭에서 지터와 원더를 제거하기 위해서 클럭 평활 장치와 지터 흡수 장치를 이용한다.
이처럼 동기 복구 블럭에서 DS1 속도 또는 E1 속도의 클럭을 생성할 경우, 약간의 지터와 원더를 포함하게 된다. 이러한 동기 클럭의 오류는 전체적인 망동기측면에서 데이터의 오류 또는 교환국의 오동작을 가져올 수 있다.
본 발명은 상기한 문제점을 해결하기 위한 것으로, DS1 또는 E1 속도의 클럭을 생성시 발생하는 지터와 원더를 없애기 위하여 클럭 복구 블럭에서 걸러진 1차 클럭을 디지털 위상 잡금 폐회로로 구성된 클럭 평활 장치와 선입 선출 버퍼로 구성된 지터 흡수 장치를 경유하여 지터나 원더를 감소시킨 클럭을 얻어내는 장치를 제공하는 것을 목적으로 한다.
도 1은 본 발명에 의한 PDH 망과 ATM 망의 정합장치의 동기 재생 블럭도
도 2는 동기 복구 블럭 구성도
도 3은 본 발명에 의한 클럭 평활 장치와 지터 흡수 장치의 구성도
<도면의 주요 부분에 대한 부호의 설명>
101: ATM 적응 계층 형태 1-분할 재조립 디바이스
102: 지터 흡수 장치 103: 프레이머
104: 동기 복구 장치 105: 클럭 평활 장치
115: 디지털 위상 잠금 장치 125: 발진기
201: 송신 클럭 1 202: SRTS 1비트 부호
203: 송신 데이터 1 204: 송신 클럭 2
205: 송신 데이터 2 206: 시스템 클럭
207: 2.43 MHz 참조 클럭 214: n 또는 n+1 디바이더
본 발명의 구성과 동작을 도 1을 참고로하여 상세히 설명한다.
본 발명은 ATM망으로부터 PDH 망으로 전송되는 셀을 PDH 데이터 스트림으로 분할하거나, PDH 망으로부터 ATM망으로 전송되는 PDH 데이터 스트림을 ATM 셀로 조립하는 기능을 가지는 AAL1-SAR 디바이스(101), ATM망에서 전송되는 셀 스트림내의 동기 정보를 이용하여 클럭을 복원하는 클럭 복구 장치(104), AAL1-SAR 디바이스에서 발생하는 지터를 감소시키기 위한 지터 흡수 장치 (102), 및 동기 복구 블럭에서 복원된 클럭 정보에서 지터나 원더를 감소시킨 클럭을 얻기 위한 클럭 평활 장치(105), 와 PDH 데이터 스트림이 PDH 망으로 전송되기 이전에 PDH 프레임으로 구성하거나 PDH망으로부터 수신한 PDH 데이터 프레임을 타임슬롯별로 분할하는 기능을 가지는 프레이머(103)로 구성된다.
본 발명에 의한 클럭 복구 과정을 상세히 설명하면 상기의 타이밍 복구 블럭(104)과 AAL1-SAR 디바이스(101)에는 ATM망과 동기된 시스템 클럭(206)이 인가되고, 타이밍 복구 블럭은 ATM망과 동기된 시스템 클럭을 이용하여 AAL1-SAR 디바이스에서 보내지는 4비트의 동기 잔류 타이밍 스템프(Synchronous Residual Timing Stamp SRTS)(202) 코드를 클럭으로 변환한다.
동시에 AAL1-SAR 디바이스(101)에서는 시스템 클럭과 동기된 2.43 MHz 클럭(207)을 기준으로하여 셀스트림에서 4 비트의 SRTS 코드를 추출한다.
송신단에서 전송되는 SRTS 4비트 부호는 PDH 데이터 스트림 3008 비트에 대한 클럭 정보이기 때문에 지터나 원더를 포함하게 된다. 또한 이 SRTS 4비트 부호가 수신단에서 복원될 때에도 지터나 원더는 생기게 된다. 본 발명에서는 이러한 지터나 원더를 감소시키기 위하여 지터 흡수 장치(102)와 클럭 평활 장치(105)를 사용한다. 지터 흡수 장치는 선입 선출 버퍼로 이루어져 있으며, 용량은 인터페이스되는 전송 대역폭에 따라서 달라질 수 있다.
상기의 클럭 복구 블럭에서 복원된 전송 클럭 1(Transmit Clock 1:txclk1)(201)은 AAL1-SAR 디바이스와 지터 흡수 장치에 보내지고, 이 클럭 1에 의해서 AAL1-SAR 디바이스에 있는 PDH 데이터 스트림이 지터 흡수 장치(102)에 보내지게 된다.
지터 흡수 장치에는 지터나 원더가 포함되어 있는 데이터가 저장되는데, 전송 클럭 1이 클럭 평활 장치를 통과하면서 지터나 원더가 감소된 전송 클럭 2가 지터 흡수 장치와 프레이머(Framer)(103)에 전송될때, 지터 흡수 장치에 있는 PDH 데이터 스트림이 지터와 원더가 감소되어 프레이머로 전송된다.
도 2는 전송 클럭 1을 생성하는 과정을 나타내는 블럭도이다. 먼저 ATM 망에 동기된 시스템 클럭을 기준으로 하여 참조 클럭(refernce clock)이 만들어지고, 이 클럭이 AAL1-SAR로 보내지면서 셀 스트림에 붙여져 전송되어온 4비트의 SRTS 코드를 추출하게 된다.
전송 클럭 1은 하기와 같은 식을 이용하여 m, n, p의 조합에 의해서 1.544 MHz 또는 2.048 MHz의 클럭을 얻게된다.
Figure 1019970031274_B1_M0001
AAL1-SAR에서는 전송 클럭 1에 동기된 전송 데이터(Transmit Data 1 :TxData1)가 지터 흡수 장치로 보내진다. 전송 클럭 1은 도3의 디지털 위상 잠금 폐회로(Digital Phase Locked Loop :DPLL)(115)를 거치면서 지터나 원더가 감소된 전송클럭 2 (Transmit Clock 2:txclk2)에 따라서 전송 데이터 2(Transmit Data 2: TxData2)를 프레이머로 전송한다.
상기에 서술한 바와 같이 본 발명은 지터나 원더를 감소시킴에 있어서 동기 평화 장치와 지터 흡수 장치를 사용하였고, 비동기 전송망을 이용하여 전송되는 PDH망사이의 데이터 전송에 SRTS 알고리즘을 이용하여 설계하여 동기 신호에 발생하는 지터나 원더를 감소시킬 수 있다.
본 발명에 의한 ATM망과 PDH망 사이의 인터페이스 장치의 동기 복구 장치는 간단한 하드웨어의 추가에 의해서 지터나 원더가 감소된 클럭을 복원할 수 있고, 상이한 전송 매체를 통하여 전송된다고 할지라도, 송신단에서 수신단까지의 안정성있는 클럭을 이용하여 데이터의 보장이 이루어질 수 있다.

Claims (3)

  1. ATM망으로부터 전송되는 셀을 PDH 데이터 스트림으로 분할하거나 PDH 망으로부터 전송되는 PDH 데이터 스트림을 ATM 셀로 조립하는 기능을 가지는 AAL1-SAR 디바이스(101);
    상기 ATM망에서 전송되는 셀 스트림내의 동기 정보를 이용하여 클럭을 복원하는 클럭 복구 장치(104);
    상기 AAL1-SAR 디바이스에서 발생하는 지터를 감소시키기 위한 지터 흡수 장치 (102);
    상기 동기 복구 블럭에서 복원된 클럭 정보에서 지터나 원더를 감소시킨 클럭을 얻기 위한 클럭 평활 장치(105);
    상기 PDH 망에서 전송되는 PDH 데이터 프레임을 각 타임슬롯 별로 분할하거나 PDH 데이터 프레임 형태로 조림하는 기능을 가지는 프레이머(103);를 포함하여 구성되는 것이 특징인, 비동기 전송 모드망과 플레스이오크로너스 디지탈 계층구조망 간의 접속에 따른 지터와 원더 감소 장치.
  2. 청구항 1에 있어서, 상기 AAL1-SAR 디바이스에서 발생하는 데이터의 지터를 감소시키기위하여 인터페이스의 대역폭에 따라서 상이한 용량을 가지는 선입선출 버퍼로 이루어진 지터 흡수장치를 가지는것이 특징인, 비동기 전송 모드망과 플레스이오크로너스 디지탈 계층구조망 간의 접속에 따른 지터와 원더 감소 장치.
  3. 청구항 1에 있어서, 상기 ATM망과 동기된 시스템 클럭을 이용하여 4 비트의 SRTS 코드를 클럭으로 변환하는 기능을 가지는 상기 클럭 복구장치에서 발생하는 전송 클럭 1에서 지터나 원더가 감소된 전송 클럭 2를 얻기위하여
    디지털 위상 잠금 폐회로와 발진기로 구성되는 클럭 평활 장치;
    를 추가로 가지는것이 특징인, 비동기 전송 모드망과 플레스이오크로너스 디지탈 계층구조망 간의 접속에 따른 지터와 원더 감소 장치.
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