JPH04227142A - ２つのディジタル信号のビット速度調整用回路配置 - Google Patents

２つのディジタル信号のビット速度調整用回路配置

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JPH04227142A
JPH04227142A JP3221357A JP22135791A JPH04227142A JP H04227142 A JPH04227142 A JP H04227142A JP 3221357 A JP3221357 A JP 3221357A JP 22135791 A JP22135791 A JP 22135791A JP H04227142 A JPH04227142 A JP H04227142A
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signal
circuit
counter
position adjustment
circuit arrangement
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JP3221357A
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Ralph Urbansky
ラルフ　ウルバンスキー
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Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
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Publication date
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
    • H04J3/076—Bit and byte stuffing, e.g. SDH/PDH desynchronisers, bit-leaking
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
    • H04J3/0623—Synchronous multiplexing systems, e.g. synchronous digital hierarchy/synchronous optical network (SDH/SONET), synchronisation with a pointer process

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、第１の信号を書込み、
第２の信号を読出すバッファメモリと、読取動作を制御
するため用いられた読取カウンタと、書込動作を制御す
るため用いられた書込カウンタのカウント間の差を決め
ることで差信号を形成する減算器と、読取カウンタ用停
止信号を発生する位置調整決定回路とからなり、２つの
ディジタル信号のビット速度調整用回路配置に係る。
【０００２】
【従来の技術】２つのディジタル信号のビット速度調整
用のかかる回路配置は、情報伝達技術で、例えばプレシ
オクロノアス（近時）信号を結合するプレシオクロノア
ス（近時）マルチプレクサで必要である。２つのディジ
タル信号はそれのビット速度が所定の許容内の公称値か
ら異なる時プレシオクロノアス（近時）と呼ばれる。ブ
レシオクロノアス信号がプレシオクロノアスマルチプレ
クサで結合される前、それらは全て同じビット速度に導
かれる。スタッフビットがより大きいビット速度を有す
る信号に固定時点で挿入されることでこのビット速度差
は除去される。より大きいビット速度を有する信号は１
フレームで構成される。かかるフレームは例えばいわゆ
る同期トランスポートモジュールＳＴＭ−Ｎ（参照　　
ＣＣＩＴＴ勧告　　Ｇ７０７，Ｇ７０８，Ｇ７０９）で
よい。かかるフレームは複数の行に分割され、各行は特
定の数のバイトを含む。このフレームは固定スタッフビ
ット用位置調整位置に加えて可変スタッフビット用位置
調整位置を含む。固定スタッフビット用位置調整位置は
通常スタッフビットで充填される一方可変スタッフビッ
ト用位置は情報ビットがスタッフビットのいずれかで充
填される。正の位置調整技術により、情報ビット又はス
タッフビットは可変スタッフビット用位置調整位置に挿
入される。正／負の位置調整技術により、情報ビットは
必要とされるよう固定スタッフビット用位置に更に挿入
される。ビット速度調整用回路配置の位置調整決定回路
は、スタッフビットが又は情報ビットが位置調整位置に
挿入されるかどうかを決定する。フレームでの固定位置
がスタッフビットに設けられるので、これらのビットは
デマルチプレキシングで除去されうる。可変スタッフビ
ットが位置調整位置に挿入されたかどうかに関する情報
はより大きいビット速度を有する信号と共に伝達されう
る。
【０００３】伝達装置の受信側において、スタッフビッ
トを除去し、ビット速度をその元の値に戻すのに対応す
る回路配置がプレシオクロノアス・デマルチプレクサの
後に続きうる。スタッフビットの除去は役立つデータだ
けが書込まれるバッファメモリを介して作用する。読取
動作は、（小さいジッタを有し）出来る限り均一である
クロック周波数か発生するようフェーイズロックループ
で制御される。ジッタはそれらの公称位置からのクロッ
ク端の偏向を示すことが分かる。ジッタの高周波スペク
トル部分はフェーイズロックループの低域フィルタリン
グ特性により受信側で減少されてもよい。しかし、ジッ
タの低周波スペクトル成分はスタッフィングの結果とし
て生じる。低域スペクトル成分の振幅はスタッフィング
、即ちゼット速度調整（送信側）用回路配置によっての
み減少されうる。
【０００４】上記の回路配置は独特許出願Ｐ４０１８５
３９号で公知である。その回路配置は第１の信号が入力
回路で印加されルバッファメモリからなる。入力回路は
コード変換器と、それに接続された組込まれた分周器を
有するフェーイズロックループとからなる。コード変換
器において、受信信号は二進コードに変換され、第１の
信号としてバッファメモリに印加される。フェーズロッ
クループと連結した分周器により、ビットクロック信号
とより大きい周波数を有するクロック信号が発生する。 バッファメモリの書込みは書込アドレスをビットクロッ
ク信号を各有するバッファメモリに印加する書込カウン
タにより制御される。バッファメモリからの読取りは読
取りアドレスを生じる読取りカウンタにより制御される
。書込み及び読取りカウンタのカウントは書込カウンタ
から読取りカウンタのカウントを減じる減算器に印加さ
れる。減算の結果の改良のため、連結した分周器を有す
るフェーズロックループのより高い周波クロック信号も
減算器に印加される。減算の結果は、読取カウンタ用停
止信号及び位置調整情報信号を発生する位置調整決定回
路に差信号として印加する。位置調整決定回路は、差信
号と、遅延素子で１フレームだけ遅延した加算出力信号
と、位置調整信号を受信する加算回路からなる。位置調
整信号は負か又は正のスタッフィングが用いられるべき
かについての情報を有する。総和素子の後の回路に続く
閾検出器は負か又は正のスタッフビットが発生されるべ
きかどうかを決定する。閾検出器のこの情報を基にして
、読取カウンタで停止されるか又は読取クロック信号を
受信し続けるかどうかは結合回路で決定される。加算回
路及び遅延素子はジッタの低周波スペクトル成分の振幅
を減少するよう用いられる。
【０００５】
【発明が解決しようとする課題】本発明の目的は、ジッ
タの低周波スペクトル成分の振幅を別な手段により減少
する上記タイプの回路配置を提供することである。
【０００６】
【課題を解決するための手段】この目的は、位置調整決
定回路は、時間間隔だけ遅延され、第１の係数で重み付
けられたアキュミレータ出力信号と、位置調整決定回路
により生じた読取カウンタの２つの停止時点の間にスタ
ッフビットの数を示す位置調整信号との間の差信号を所
定の時間間隔の間に蓄積するよう設けられるアキュミレ
ータからなり、位置調整決定回路は、アキュミレータ出
力信号を基に読取カウンタ用停止信号を形成するよう設
けられるような上記のタイプの回路配置で達成される。
【０００７】ゼット速度調整用回路配置において、読取
及び書込カウンタのカウントと公称値との間の差を示す
よう減算器が用いられる。この差はアキュミレータで総
和される。従って、発生した平均値は２つのカウントと
公称値との間の差の正確性を増す。第１の信号からの更
なるクロック信号が独特許出願Ｐ４０１９５３９号で記
載のフェーズロックループ及び連結した分周器の助けで
減算器に供給される時、更に正確性は増加しうる。アキ
ュミレータの出力信号が所定の時間間隔の終りの後、所
定の値をしのぐ場合、例えば正のスタッフビットが生じ
る。第１の信号がバッファストアーに直列に即ちビット
バイビットで書込まれる場合、読取カウンタ用停止信号
が生じる。多くのビットがバッファメモリに同時に蓄積
される（並列信号処理する）時、多数のスタッフビット
が生じた後だけ読取カウンタ用停止信号は発生する。
【０００８】読取カウンタと、減算器と、位置調整決定
回路は、アキュミレータが制御装置を示す制御ループを
形成する。制御ループを安定化するため、アキュミレー
タは時間間隔だけ遅延する第１の係数で重み付けられた
アキュミレータ出力信号を受信する。アキュミレータに
おいて、第１の係数で重み付けられた出力信号は差信号
に加算される。
【０００９】他の位置調整信号が蓄積されるアキュミレ
ータにおいて、その信号は位置調整決定回路で生じた読
取カウンタの２つの停止時点の間に生じるスタッフビッ
トの数を示す。停止時点は位置調整決定回路が停止信号
を読取カウンタに印加する時点である。例えば、並列信
号処理において、位置調整決定回路は、多くのスタッフ
ビットが生じた後だけ停止信号を発生する。蓄積中位置
調整動作が行なわれるよう第２の係数で重み付けられた
位置調整信号と、差信号と重み付けられたアキュミレー
タ出力信号の組み合せを設ける。
【００１０】更に、アキュミレータはジッタの低周波ス
ペクトル成分の振幅の減少を作用する。
【００１１】より大きい周波数信号が回路配置に印加さ
れる場合、回路配置がＣＭＯＳ技術で実行される時並列
信号処理が実施されうる。
【００１２】バッファメモリは第１信号の並列ｎビット
データワードを書込及び読取るように設けられ、選択マ
トリクスはバッファメモリで供給された第２の信号のデ
ータストリームにスタッフビットを挿入するよう設けら
れ、アキュミレータの出力信号を基に選択マトリクスに
スタッフさるべきビットの数用位置調整信号を決定し、
−モジュローｎをスタッフされたビットでカウントし、
−ｎスタッフされたビットの後蓄積時間間隔の期間に対
して読取カウント用停止信号を発生するよう設けられる
トラックカウンタ回路を含む位置調整決定回路が設けら
れる。正の位置調整技術はこの目的のために用いられう
る。
【００１３】トラック数回路において、スタッフビット
の数がカウントされる。ｎスタッフビットが発生した場
合、読取カウンタは蓄積時間間隔用停止信号に応答して
停止する。蓄積時間間隔は信号の蓄積に役立つよう用い
られる時間の周期である。読取カウンタが停止する時、
減算器は読取カウンタの同じカウントと２倍の差を形成
する。アキュミータの入力で、第２の係数で重み付けら
れた位置調整信号が帰還されない場合、ｎのスタッフビ
ットが用いられた後だけ位置調整動作が考えられる。し
かし、第１の係数で重み付けられた位置調整用信号と、
差信号の結合の結果として、各スタッフビットが蓄積の
ため考えられる。これは、読取カウンタと、減算器と、
位置調整決定回路により形成された制御ループの行動を
改良する。
【００１４】アキュミレータは、レジスタと、その回路
が加算回路に続くレジスタの出力信号と、レジスタの差
信号と、重み付けられた位置調整信号と、遅延され、重
み付けられた出力信号とを組み合わせることからなる加
算回路とからなる。第１の係数でアキュミレータの出力
信号を重み付けすることは各蓄積時間間隔中に実施され
うる。より単純な解決策は、その出力信号が時間間隔だ
け遅延されるアキュミレータの出力信号を第１の係数で
重み付けし、加算回路の蓄積時間間隔の期間だけ遅延さ
れ、第３の係数で重み付けられた出力信号の符号ビット
を印加する復号回路が設けられた時に発見された。この
実施例において１ビットずつ第３の係数の単純蓄積が実
施される。実用的実験は第３の係数が１２８であること
を示す。可変スタッフビットが選択マトリクスに挿入さ
れる時、関連した位置調整情報ビットはそれ以前に発生
した。この目的のため、アキュミレータの出力信号の符
号ビットで形成さるべき位置調整情報信号が設けられる
。アキュミレータの出力信号とランダム数発生器により
形成された値の間の比に応じて位置調整情報信号が形成
されてもよい。ランダム数発生器は特定の範囲内の所定
の値を発生する。トラックカウンタから回路用実施例に
おいて、この回路は、トラックカウンタ回路は、そのカ
ウントを各所定の時間間隔の後１つずつ及び位置調整情
報により増し、位置調整信号の如くそのカウントを選択
マトリクスに供給するよう設けられるトラックカウンタ
からなり、トラックカウンタがｎスタッフされたビット
をカウントした時、停止信号を読取カウンタに印加する
よう設けられる論理回路を含むよう設けられる。
【００１５】トラックカウンタの出力は加算回路の最小
位入力に連結され、差信号は加算回路の最上位入力に印
加されるよう第２の係数で位置調整信号は重み付けされ
る。所定の時間間隔の終りにアキュミレータの出力信号
を蓄積するよう設けられるレジスタはアキュミレータを
トラックカウンタ回路との間に挿入される。
【００１６】ビット速度調整用回路配置は、所定の時間
間隔がフレーム１行の期間に対応し、蓄積時間間隔が１
行の１バイトの期間に対応するＳＴＭ−Ｎフレームに従
って構成される第２の信号を発生するのに特に適してい
る。ＳＴＭ−１フレームは９行を有し各行は２７０バイ
トを含む。この場合に、並列データワードは８ビットを
有する。
【００１７】ビット速度調整用回路配置の回路素子はマ
イクロコンピュータ又は他のコンピュータ制御されたビ
ルディングブロックにより蓄積されてもよい。
【００１８】
【実施例】本発明の実施例を以下図面を参照して詳細に
説明する。
【００１９】図１において、第１の二進信号は、１３９
．２６４Ｍビット／秒の公称ビット速度を有するライン
１を通って直並列変換器２に印加される。直並列変換器
２では、例えば８ビットの直列データワードは８ビット
又は１バイトの並列データワードは８ビット又は１バイ
トの並列データワードの如くライン３を通ってバッファ
メモリ４に印加される。バッファメモリ４にて、並列デ
ータワードはバッファ化され、次に選択マトリクス５に
印加される。選択マトリクス５は更なる追加情報と同様
にスタッフビットと、位置調整情報ビットとをデータワ
ードのストリームに挿入する。ビット又は追加情報の挿
入はこの為に設けられる位置になされる。更に独特許出
願Ｐ３９２０３９１号で説明される選択マトリクスは正
の位置調整技術、即ちスタッフビットが到来する信号に
挿入される。選択マトリクス５の出力信号はライン６を
通って並直列変換器７に導かれる。並直列変換器７の出
力信号は、１５５．５２Ｍビット／秒のビット速度を有
する第２の二進信号であり、フレームに構成される。 フレームは、１４０Ｍビット／秒の信号を受信するその
構成がＣＣＩＴＴ勧告　　Ｇ７０９，図５，３から生じ
うるいわゆる同期トランスポートモジュールＳＴＭ−１
である。ＳＴＭ−１フレームは９行からなり、各行は２
７０バイトを有する。並直列変換器７で変換された第２
の二進信号は出力ライン８に供給される。
【００２０】図１で示されてない回路にて、更にビット
クロック信号は第１の二進信号から再生され、そのビッ
トクロック信号は、直並列変換器２のクロック入力及び
ライン１０を通って、第１の分周器１１に印加され、そ
の周波数が１７．４０８ＭＨｚであり、その分周器は８
の係数だけ減少した書込クロック信号を発生する。この
書込クロック信号は並直列変換器２の第２のクロック入
力に印加される。書込クロック信号は各クロック信号で
１つだけそのカウントを増す書込カウンタ１２に更にい
く。書込カウンタ１２で発生した書込アドレスは、並直
列変換器２からライン３を追って到来するデータワード
を書込カウンタ１２で発生したかかるアドレスに常に蓄
積するバッファメモリ４に印加される。
【００２１】ここでも示されていない回路にて、第２の
二進信号は並直列変換器７のクロック入力及びライン１
５を通って第２の分周器１４に印加される局部ビットク
ロック信号と結合される。第２の分周器１４はライン１
５を通って供給されたビットクロック信号を８の係数に
より分割する。第２の分周器１４の周波数分割の結果と
して、並直列変換器７の更なるクロック信号及び制御回
路１８に印加される１９．４４ＭＨｚの周波数を有する
読取クロック信号を生じる。制御回路１８は、少なくと
も１つのカウンタと、カウンタのカウントを復号化し、
所定のカウントで、ＳＴＭ−１フレーム内又は１行内に
特別なバットを示すよう用いられるパルスを発生する１
つの復号回路とからなる。かかる制御回路１８は、例え
ば独特許出願Ｐ３９４２８８３号又は独特許出願Ｐ３９
４２８８５号で説明される。制御回路１８は又そのパル
ス接続時間が読取クロック信号のパルス接続時間に対応
し、読取クロック信号の周波数に関係するその周波数が
２７０の係数で減少する行クロック信号を発生する。制
御回路１２の信号は、読取カウンタ１３と、選択マトリ
クス５とライン２１及び２２を通って位置調整決定回路
１７に印加される。読取カウンタ１３は制御回路１８か
らライン２２の１つを通って第２の分周器１４の読取ク
ロック信号を受信する。読取クロック信号の各新クロッ
クにより、読取カウンタ１３のカウントは１つずつ増え
る。位置調整決定回路１７及び／又は制御回路１８が各
ライン２３又はライン２２を通って停止信号を発生しな
い時、読取カウンタ１３のカウントのような変化だけが
生じる。制御回路１８からの停止信号は、例えば複数の
１バイト長固定スタッフビットが挿入されるときに発生
する。読取カウンタ１３は読取アドレスをバッファメモ
リ４に供給する。各読取クロック信号にて、読取カウン
タにより供給された読取アドレスに蓄積されたデータワ
ードはバッファメモリ４から読出される。このような関
係において、書込及び読取用書込クロック信号と読取ク
ロック信号は各図３に示されていないバッファメモリ４
に更に印加されることは分かるべきである。読取カウン
タ１３がライン２３の停止信号の結果として続けられな
い場合、並列データワードはバッファメモリ４から二度
読出される。
【００２２】書込アドレスと読取アドレスの比較は、読
取カウンタ１３から書込カウンタ１２のカウントを減算
する減算器９で行なわれる。減算から生じる別な信号は
ライン１６を通って位置調整決定回路１７に印加される
。書込カウンタ１２及び読取カウンタ１３が別なクロッ
ク周波数を作動するので、減算器９は書込カウンタ１２
のカウントを読取クロック信号に関連する同期回路から
なる。この同期回路は先ず書込カウンタ１２のカウント
を一段中間コード（グレードコード）に変換し、読取ク
ロックを有するサンプリングの後、このコードを再び減
算に適したコード（デュアルコード）に再変換するコー
ド変換器からなる。コード変換は、バッファメモリ４が
、即ち書込カウンタ１２と読取カウンタ１３のカウント
アドレス間の最大距離で半ロードされる時、ゼロの異な
る値に導びく。従って、半ロードされるバッファメモリ
４のこの状態は公称値を発生する。減算器９のより正確
な説明は独特許出願Ｐ３９４２８８３号で開示される。
【００２３】図１において制御ループは減算器９と、位
置調整決定回路１７と、読取カウンタ１３とにより形成
され、公称値はその制御ループに従がう。読取クロック
信号が書込クロック信号より高い周波数を有する場合、
読取カウンタ１３は、公称値が近似他しうるよう所定の
間隔で停止する。微調整のため、読取カウンタは、位置
調整決定回路１７が読取カウンタ１３用停止信号を発生
した時、付加クロック信号中停止する。位置調整決定回
路１７は、更にトラックカウンタ３３のカウントを示す
位置調整信号をライン２０を通って選択マトリクス５に
供給される。この信号に応答して、固定及び／又は可変
スタッフビットはバッファメモリ４により供給されたデ
ータストリームに挿入される。位置調整決定回路１７は
次に可変スタッフビットの挿入に依存する。ライン２１
の１つを通って、制御回路１８は、固定スタッフビット
が挿入される時、選択マトリクス５に時間に関する情報
を供給する。更に、位置調整決定回路１７は、第２の二
進信号と結合されるか又は非位置調整回路に直接に印加
されうる位置調整情報信号をライン１９を通って供給す
る。可変スタッフビットガ挿入される時位置調整情報信
号が得られうる。
【００２４】図２は位置調整決定回路１７の実施例を示
す。この回路はアキュムレータ２３と、復号回路２４と
、レジスタ２５と、トラックカウンタ２６とからなる。 アキュムレータ２３の構成部分は加算回路とレジスタ２
７である。加算回路は減算器９からライン１６を通る差
信号と、復号回路２４の出力信号と、トラックカウンタ
２６の位置調整信号を受信する第１の加算器２８と、第
２の加算器２９とからなる。差信号は第１の加算器２８
のより上位の第１の入力に、位置調整信号は３つのより
下位の第２の入力に印加される。第１の入力の最下位よ
り大きい入力は第２の入力の最上位より小さい入力より
更に有効である。第１の入力の最下位より大きい入力と
第２の入力の最上位より小さい入力との間の有効数字の
差は１である。復号回路２４の出力信号は第１の加算器
２８のより上位の第３の入力に印加される。第１の加算
器２８の出力信号は、その出力がレジスタ２７の入力に
接続される第２の加算器２９の第１の入力に、レジスタ
２７の出力信号は第２の加算器の第２の入力に印加され
る。加算器２９の第１及び第２の入力は常に同じ有効を
有する。レジスタ２７は更に、第２の加算器２９の出力
信号を各読取クロック信号（蓄積時間間隔）で蓄積する
読取クロック信号を受信する。
【００２５】符号ビットを供給するレジスタ２７の最上
位の出力はレジスタ２５に含まれるマルチプレクサ３０
の第１の入力に接続される。マルチプレクサ３０の出力
はその非反転出力がマルチプレクサ３０の第２の入力に
接続されるＤフリップフロップ３１のＤ入力に接続され
る。Ｄフリップフロップ３１の非反転出力は位置調整情
報信号を供給するライン１９に接続される。更に、非反
転出力はトラックカウンタ回路２６と復号回路２４に更
に接続される。位置調整情報信号は二進数「１」か「０
」のいずれかを含む。マルチプレクサ３０はマルチプレ
クサ３０の制御入力にライン２１を通って印加された行
クロック信号により制御される。更に、複号回路２４は
又制御入力で行クロック信号を受信する。復号回路は、
１行の読取クロック信号中１２８の係数で増倍された位
置調整情報信号を加算器２８の第３の入力に供給する。
【００２６】トラックカウンタ回路２６はカウンタ復号
器３２と、トラックカウンタ３３と、論理回路３４とか
らなる。カウンタ複号器３２は、行クロック信号と位置
調整情報信号を受信し、位置調整情報信号の二進数「１
」でトラックカウンタが２ずつ、又は逆の場合に１ずつ
増すような方法でトラックカウンタ３３を制御する。ト
ラックカウンタ３２はそのオーバフロー出力が論理回路
３４に接続されるモジューロ８カウンタである。 二進数「１」がオーバフロー出力で発生する場合、論理
回路３４はライン３４を通って読取カウンタ１３に印加
されるべき停止信号を発生する。トラックカウンタ３３
のカウント　は、選択マクリクス５と、３つのライン２
０を通って第１の加算器２８の第２の入力に印加される
。
【００２７】アキュミレータ２３において、減算器９の
結果の差の平均値は所定の時間間隔、即ち１行の期間で
形成される。１行の期間の後、アキュミレータ２３の出
力信号の符号ビットはレジスタ２５に蓄積される。符号
ビットは閾値を示す。可変スタッフビットが挿入される
かどうかについて最後に決定される。停止信号が８つの
スタッフビットが発生した後だけ論理回路３４に発生す
るので、スタッフビットは補正信号の如く第１の加算器
２８の最小位の第２の入力に各読取クロック信号で印加
される。スタッフビットが捨てられる場合、減算の結果
は一般的に負になる。従って、第１の加算器２８に既に
クロックされたビットはこの結果に加算される。この方
法で、既にスタッフされたビットは平均値の計算のため
考慮される。位置調整決定回路１７と、読取カウンタ１
３と、減算器１９とにより形成された制御ループの安定
化は、１つのクロック期間だけ遅延し、復号回路２４で
重み付けされたレジスタ２７の最大位のビットの帰還に
より達成される。
【図面の簡単な説明】
【図１】ビット速度調整用回路配置の系統図を示す。
【図２】図１に示す如く位置調整決定回路の詳細図を示
す。
【符号の説明】
１，３，６，１０，１５，２０，２１，２２，２３　　
ライン ２　　直並列変換器 ４　　バッファメモリ ５　　選択マトリクス ７　　並直列変換器 ８　　出力ライン ９　　減算器 １１，１４　　分周器 １２　　書込カウンタ １３　　読取カウンタ １７　　位置調整決定回路 １８　　制御回路 ２３　　アキュミレータ ２４　　復号回路 ２５，２７　　レジスタ ２６，３３　　トラックカウンタ ２８，２９　　加算器 ３０　　マルチプレクサ ３１　　Ｄフリップフロップ ３２　　カウンタ復号器 ３４　　論理回路

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】　　第１の信号を書込み、第２の信号を読
    出すバッファメモリ（４）と、読取動作を制御するため
    用いられた読取カウンタ（１３）と、書込動作を制御す
    るため用いられた書込カウンタ（１２）のカウント間の
    差を決めることで差信号を形成する減算器（９）と、読
    取カウンタ用停止信号を発生する位置調整決定回路（１
    ７）とからなり、位置調整決定回路（１７）は、時間間
    隔だけ遅延され、第１の係数で重み付けられたアキュミ
    レータ出力信号と、位置調整決定回路により生じた読取
    カウンタの２つの停止時点の間にスタッフビットの数を
    示す位置調整信号との間の差信号を所定の時間間隔の間
    蓄積するよう設けられアキュミレータ（２３）からなり
    、位置調整決定回路はアキュミレータ出力信号を基に読
    取カウンタ（１３）用停止信号を形成するよう設けられ
    ることを特徴とする２つのディジタル信号のビット速度
    調整用回路配置。
  2. 【請求項２】　　バッファメモリ（４）は第１信号の並
    列ｎビットデータワードを書込及び読取るように設けら
    れ、選択マトリクス（５）はバッファメモリで供給され
    た第２の信号データストリームにスタッフビットを挿入
    するように設けられ、位置調整決定回路（１７）は、−
    アキュミレータ（２３）の出力信号を基に選択マトリク
    スにスタッフさるべきビットの数用位置調整信号を決定
    し、−モジュローｎをスタッフされたビットでカウント
    し、−ｎスタッフされたビットの後蓄積時間間隔の期間
    に対して読取カウント（１３）用停止信号を発生するよ
    う設けられるトラックカウンタ回路も含むことを特徴と
    する請求項１記載の回路配置。
  3. 【請求項３】　　アキュミレータ（２３）は、レジスタ
    （２７）と、その回路が加算回路に続くレジスタの出力
    信号と、レジスタの差信号と、重み付けられた位置調整
    信号と、遅延され、重み付けられた出力信号とを組み合
    せることからなる加算回路（２８，２９）とからなるこ
    とを特徴とする請求項２記載の回路配置。
  4. 【請求項４】　　その出力信号が時間間隔だけ遅延され
    るアキュミレータの出力信号を第１の係数で重み付けし
    、加算回路（２８，２９）の蓄積時間間隔の期間だけ遅
    延され、第３の係数で重み付けられた出力信号の符号ビ
    ットを印加する復号回路（２４）が設けられることを特
    徴とする請求項３記載の回路配置。
  5. 【請求項５】　　アキュミレータ（２３）の出力信号の
    符号ビットは位置調整情報信号を形成するよう設けられ
    ることを特徴とする請求項２乃至４のうちいずれか一項
    記載の回路配置。
  6. 【請求項６】　　トラックカウンタ回路（２６）は、そ
    のカウントを各所定の時間間隔の後１つずつ及び位置調
    整情報により増し、位置調整信号の如くそのカウントを
    選択マトリクス（５）に供給するよう設けられるトラッ
    クカウンタ（３３）からなり、トラックカウンタ（３４
    ）がｎスタッフされたビットをカウントした時、停止信
    号を読取カウンタ（１３）に印加するよう設けられる論
    理回路（３４）を含むことを特徴とする請求項５記載の
    回路配置。
  7. 【請求項７】　　トラックカウンタ（３３）の出力は加
    算回路（２８，２９）の最小位出力に結合され、差信号
    は加算回路（２８，２９）の最上位入力に印加されるこ
    とを特徴とする請求項３及び６記載の回路配置。
  8. 【請求項８】　　所定の時間間隔の終りにアキュミレー
    タの出力信号を蓄積するよう設けられるレジスタ（２５
    ）はアキュミレータ（２３）とトラックカウンタ回路（
    ２６）との間に挿入されることを特徴とする請求項２乃
    至７のうちいずれか一項記載の回路配置。
  9. 【請求項９】　　第２の信号は、所定の時間間隔がフレ
    ームの１行の期間に対応し、蓄積時間間隔が１行の１バ
    イトの期間に対応するＳＴＭ−Ｎフレームに従って構成
    されることを特徴とする請求項２乃至８のうちいずれか
    一項記載の回路配置。
JP3221357A 1990-09-04 1991-09-02 ２つのディジタル信号のビット速度調整用回路配置 Pending JPH04227142A (ja)

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