JPH05503195A

JPH05503195A - ジッタクロック信号再生のためのクロックデジッタ回路

Info

Publication number: JPH05503195A
Application number: JP3501491A
Authority: JP
Inventors: アップ，ダニエル・シー
Original assignee: トランスウィッチ・コーポレーション
Priority date: 1989-11-17
Filing date: 1990-11-16
Publication date: 1993-05-27
Also published as: EP0579595B1; DE69034026T2; US5033064A; EP0579595A4; CA2068867A1; CA2068867C; US5289507A; DE69034026D1; WO1991007830A1; EP0579595A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】ジッタクロック信号再生のためのクロックデジツタ回路本願は、５ＮＯ７／４３９．０９７の一部継続出願であり、そしてそれは引用により本願に含まれる。

発明の背景本発明は、一般的にジッタクロック信号を再生するためのディジタル回路に関する。更に詳細には、本発明は、ジッタのある電気通信信号を受信し、且つ入来電気通信信号のレートで電気通信信号を再生するための高周波クロック源を使用するデジツタ（ジッタ除去）回路に関する。

ＤＳＯ，ＤＳＩ、ＤＳ２及びＤＳ３電気通信信号は、ＣＣＩＴＴ仕様書により明確に規定されている。不質的には、ＤＳＯ信号は、６４にビット／秒のビットレートを有している信号である。ＤＳＩ信号は、２４ＤＳＯセグメント、プラス１．５４４Ｍビット／秒（プラス又はマイナス約２００ビツト／５ｅｃ）の全ビットレートのためのオーバヘッドより構成されている。更に、４つのＤＳ１信号プラスいくつかのオーバヘッド（ビットスタッフ）が、６．３１２Ｍｂ／秒ＤＳ２信号を構成し、そして４つのＤＳ２信号プラスい（つかの追加のオーバヘッドが、４４．７３６Ｍｂ／秒ＤＳ３信号を構成している。

ＤＳ３Ｓ２Ｏ、一般に高速度通信電話局間に使用される。ＤＳ３Ｓ２Ｏ受信されると、その信号はしばしば、制御のために利用され、且つ本質的にＤＳ２信号から除かれるビットスタッフを有する７つの複合ＤＳ２信号に多重分離（デマルチブレックス）される。更に、ＤＳ２信号はしばしば、制御に利用され、且つ本質的に生じたＤＳ１信号から除かれるＤ８２ビットスタッフを有する４つの複合ＤＳ１に多重分離される。その結果得られる各ＤＳ１信号は、約１．５４４Ｍｂ／秒プラス又はマイナス２００ｂ／秒のビットレートを有している。しかし乍ら、ＤＳ１信号発生のとき、オーバヘッド又はスタッフィングビットは除かれるので、ＤＳＬ信号のビットの流れは、ギャップされるか（切れ目が生じる）、又はジッタされる（ジッタが生じる）。「トランスポート」又は「システマティック」ジッタと呼ばれる追加のジッタがまた、すべてのシステムが、搬送されている信号内にノイズを導入するという事実によって、ＤＳＩ信号内に見出される。ジッタは、信号のデコーディングのときエラーを導入することがあるので望ましくない。

光学的ネットワークの出現によって、追加の電気通信信号が、Ｃ］ＴＴ（国際電信電話諮問委員会）仕様書によって規定された。基本的５ＯＮＥＴ信号は、５１．８５Ｍｂ／秒のビットレートを有している５ＴＳ−１信号である。５ＴＳ−３信号（１５５，５２Ｍｂ／秒）は、５ＴＳ−１信号の３倍のビットレートを有している。しばしば、５ＴＳ−１又は５ＴＳ−３信号は、ＤＳＯ，ＤＳＬ、ＤＳｌ、ＤＳ２及びＤＳ３Ｓ２Ｏデータペイロードを搬送するのに使用される。実際に、ＳＴＳ信号はまた、２．０４８Ｍｂ／秒信号のような標準ヨーロッパ信号のデータペイロードを搬送するのに必要であることがある。

信号レートを追跡し、且つジッタを除くための公称受信レートのクロックを発生するために、フェーズロックループのような標準デバイスが当技術において知られている。フェーズロックループはしかし乍ら、費用及びアナログ作成の必要要件を含むいくつかの欠点を有している。本発明は、ＬＳＩ（大規模集積回路）回路の小部分上の作成可能な僅かなディジタル回路の使用により、フェーズロックループの必要性をな（すことができる。

発明の概要従って、本発明の目的は、ジッタＤＳＩ信号の公称レートのジッタＤＳＩ信号に対するタロツク信号を再生するディジタル回路を提供することである。

本発明の他の目的は、複数のＤＳＬ信号を供給できるデジツタ回路を提供することであり、このデジツタ回路は、共通制御回路と、複数の個々のクロック回路とを含む。

本発明の更に他の目的は、実質的に速い第２のロック信号を使用するジッタ電気通信信号の公称レートのジッタ電気通信信号に随伴するいかなる第１のクロック信号をも再生するディジタル回路を提供することである。

本発明の目的によれば、クロックデジツタ回路は広い意味で、クロックサイクルに亘り複数のパルスを発生する制御回路手段と、ジッタ付入来データ信号の速度を追跡し、そしてその速度に基づいており、且つノック入来信号の公称レートにおける実質的ジッタのないデータ信号を発生する複数のパルスを利用するクロック回路とを具備する。

制御回路は広い意味で、速い入力タロツク信号を受信するＸ値のディバイド−ｘ＋ｌ値のディバイド回路と、ディバイド回路の出力をインデックスする係数（モジュロ）ｙカウンタと、ｙのカウントに亘り２制御パルスを提供するカウントデコードと、カウントデコードから出力を取出し、且つデバイドブロックがｒ回毎に値ｘｑ回で速い入力タロツク信号を割り、ディバイドブロックが値ｘ＋１で速い入力クロック信号を割るのを保証するためディバイドブロックを制御する論理ゲートとを含む。この場合、ｑプラスｒはｙに等しく、そしてＺは好ましくはｑ＋１か又はｒ＋１に等しい。この方法では、実質的に標準レートを有している遅い平均電気通信クロックは、ディバイドブロックから得られる。

クロック回路は、ＦＩＦＯ（先着順処理方式）と、クロックレートコントローラと、Ｘディバイド−ｘ＋１ディバイドブロックとを含む。ＦＩＦＯが入ジッタ信号を受信し、そしてクロックレート制御及びディバイドブロックによって設定したレートによって出電気通信クロック信号を提供する。名目上、Ｘデイノくイドーｘ＋ｌディバイド回路は、ｙディバイドサイクルの１サイクルにＸ２−１回で割る。クロックレートコントローラは、ＦＩＦＯがどの位詰まっているかを検知し、そして共通制御手段からの信号と共にその情報を用いて、ディバイドプロ・ツクを調節する。データが、大きすぎるレートでＦＩＦＯから引出されていると、ＦＩＦＯは空となり、そして制御手段は、Ｘ又は２で割るか、あるいはｙデイノくイドサイクルの１サイクルにｚ＋２回割ることによって出力を低下する。その結果、データがＦＩＦＯからあまり遅く引き出されると、ＦＩＦＯが満たされ、そして制御手段は、データ出力レートを増加しなければならない。コントローラは、ディバイドブロックによって、ｙカウントサイクルに速い入力クロック信号をＸか又はｑ−１，ｑ、あるいはｑ＋１回割らせることによって、データ出力を増減する。この方法では、ｙクロックサイクルの１サイクルの継続時間は、速いクロ・ツクの１周期だけ増減される。モしてジッタ信号の平均周波数の追跡能力が得られる。

速いＤ３３３３人カフロックを用いることによりＤＳＩ信号をデジツタするため、制御回路は好ましくは、４４．７３６Ｍｂ／秒（ＤＳ３）入力クロック信号を受信する２８ディバイド−２９デイバイド回路と、係数１９３カウンタと、１９３カウントについて６つの制御パルスを提供するカウントデコードと、カウントデコードから出力を取出し、且つディバイドブロックがＤＳ３Ｓ２Ｏ２８で５回割る毎に、１８８回、公称的に２９でＤＳ３Ｓ２Ｏ割るのを保証するためディバイドブロックを制御する論理ゲートとを含む。この方法では、１．５４４Ｍｂ／秒（標準ＤＳＩ）レートの平均クロックがディバイドブロックから得られる。

従って、２８のディバイドを５回から、必要により４又は６回に変化することにより、ジッタ信号平均周波数を追跡する能力が作られる。

６つの制御パルスは好ましくは、３つのライン上に提供され、４つのパルスが１ライン上に１９３カウントサイクル中に生じ、そして１つのパルスが他の２つのラインの各々の上にサイクル中に生じ、すべての６つのパルスは、時間的にオーバラップしない。クロックレートコントローラは、ディバイドブロックによりＤＳ３Ｓ２Ｏ１９３クロツクサイクルに４，５又は６回、２８で割ることによってデータ出力レートを増減する。この方法では、１９３クロツクサイクルの全継続時間は、公称１２５マイクロ秒周期から＋２２ナノ秒だけ変化され、従ってジッタ信号の平均レートが追跡できる。

複数のＤＳＩ信号のデジツタが望まれる場合には、単一の共通手段が、複数のクロック回路に６つの制御パルスを供給するのに使用できる。

速い５ＴＳ−１人カクロック信号を使用することによりＤＳＩ信号をデジツタするため、制御回路は好ましくは、５１．８４Ｍｂ／秒（ＳＴＳ−１）入力クロック信号を受信する３３ディバイド−３４デイバイド回路と、係数１７９カウンタと、１７９カウントについて７７制御パルスを提供するカウントデコードと、カウントデコードから出力を取出し、且つディバイドブロックが、ディバイドブロックが３３で５ＴＳ−１信号を７６回割る毎に１０３回、３４で５ＴＳ−１信号を割るのを保証するためディバイドブロックを制御する論理ゲートとを含む。この方法では、はぼ標準ＤＳＩレート（これは１．５４４Ｍｂ／秒である）である１゜５４３９Ｍｂ／秒の平均クロックがディバイドブロックから得られる。従って、平均クロックは、ジッタ信号の平均周波数の追跡を可能にするため、１７９サイクルのサイクル中の３３でのディバイド数を変化することにより変化してもよい。

速い５ＴＳ−３人カクロツク信号を用いることによりジッタのあるヨーロッパ電気通信２．０４８Ｍｂ／秒をデジツタするため、制御回路は好ましくは、レー１ −１５５．５２Ｍｂ／秒（ＳＴＳ−３）入力タロツク信号の３／８信号を受信する２８のディバイド−２９のディバイド回路と、係数２２９カウンタと、２２９カウントについて１１０制御パルスを提供するカウントデコードと、カウントデコードから出力を取出し、且つディバイドブロックが、１０９回ディバイドブロックが２９で５ＴＳ−１を割る毎に、１２０回、２８で３／８　（ＳＴＳ−３＞信号を割るのを保証するためディバイドブロックを制御する論理ゲートとを含む。この方法では、はぼ標準ヨーロッパレートの２．０４８Ｍｂ／秒である平均クロック２．０４８０４７Ｍｂ／秒がディバイドブロックから得られる。従って、平均クロックは、ジッタした信号の平均周波数の追跡を可能にするため、２２１サイクルのサイクル中、２８でのディバイド数を変化することにより変化してもよい。

本発明のその他の目的及び利点は、添付図面と共に詳細な説明を参照するとき当業者により明らかとなるであろう。

図面の簡単な説明図１ａは、単一の共通制御回路と、複数のクロック回路とを有している本発明のデジツタ回路のハイレベル線図である。

図１ｂは、ＤＳ３の速いタロツク信号を用いて、デジツタＤＳＬ信号を提供する共通制御回路及び単一のクロック回路のブロック線図である。

図２ａは、図１ｂのデジツタ回路のディバイドブロックのブロック線図である。

図２ｂは、図２ａのデジツタ回路による典型的な２９デイバイドサイクルに対する波形及びビット値線図である。

図３は、５ＴＳ−１の速いクロック信号を使用する、デジツタＤＳＩ信号を提供する共通制御回路及び単一のクロック回路のブロック線図である。

図４は、５ＴＳ−３の速いクロック信号を使用する、デジッタ２．０４８Ｍｂ／秒信号を提供する共通制御回路及び単一のクロック回路のブロック線図である。

好適実施例の詳細な説明図１ａを参照すると、電気通信信号を発生するデジツタ回路１０が示される。デジツタ電気通信信号は、しばしばデマルチプレクサ１１から出力され、且つデータライン１３ａ−１３ｄ及び１５ａ−１５ｄのような複数のデータライン及びクロック信号を含む。データ及びクロック信号は、デジツタ回路のクロック回路２０ａ−２０ｄ内に入力される。クロック回路２０ａ−２０ｄ内への他の入力は、共通制御回路３０からの３ラインの制御出力２２．２４及び２６と、比較的速いタロツク３３とである。

共通制御回路３０及び単一のクロック回路２０の更に詳細は、図１ｂのブロック線図の形で示されており、この場合、データ信号１３が平均ＤＳＬレートのジッタ信号であり、そして速いタロツクは４４．７３６Ｍｂ／秒ＤＳ３クロックである。共通制御回路３０は、ディバイド（分周）ブロック４２内への入力として４４．７３６Ｍｂ／秒クロック３３を有しており、このディバイドブロック４２の詳細は、図２ａを参照して以下に説明する。ディバイドブロック４２の目的は、４４．７３６Ｍｂ／秒クロック信号を取出し、そしてそれを、平均周波数１．５４４Ｍｂ／秒（即ち、ＤＳ１周波数）を有するクロック信号を生ずるようにディバイド（分周）することである。１．５４４Ｍｂ／秒平均周波数は、所望の回数、２９で４４．７３９Ｍｂ／秒を割ることにより、そしてサイクル中、異なる回数、２８で４４．７３６Ｍｂ／秒を割ることにより得られる。詳細には、１９３のサイクルのとき、４４．７３６Ｍｂ／秒クロックは、正確に１８８回、２９で割り、且つ１．５４４Ｍｂ／秒平均周波数を得るため正確に５回、２８で割られなければならない。好ましくは、２８での５つのディバイドは、クロックスキューを最小にするため２９での１８８デイバイドに亘って配分されなければならない。

ディバイドブロック４２の出力は、ｍｏｄ（モジュロ）１９３カウンタ４６のため設けられており、このｍｏｄ１９３カウンタは好ましくは、１９３カウント後のリセットを有する標準デザインの８ビツトリニアフイードバツクシフトレジスタとして作成されている。１９３カウントサイクルに亘り６カウントで出力パルス（アクティブハイ）信号を提供するため配置されているデコーダ５２が、カウンタ４６に結合されている。好ましくは、４つの出力パルスが、出力制御ライン２２上に設けられており、一方単一の出力パルス（アクティブロー）が、出力制御ライン２４及び２６上に設けられている。出力制御ライン２２は、カウント、ゼロ、４８．９６及び１４４でパルスを発生し、一方制御ライン２４は、カウント２４でパルスを発生し、そして制御ライン２６は、カウント１２０でパルスを発生する。従って、デコーダ５２は、普通の方法でこれ等の必要要件に適合するように設定される。勿論、制御ライン２２が４回パルスを発生し、そして１９３サイクル毎に１度ライン２４及び２６を制御するとすれば、他のカウントが、ライン２２．２４及び２６を制御するとき、制御に利用できることは理解されるであろう。また、ｍｏｄ１９３カウンタは、リニアフィードバックノフトレンスタとして作成されるよりもむしろ２進又は他の形式のカウンタであることができることは理解されるであろう。

図１ｂに示されたように、制御回路２２及び２４は、ノア（ＮＯＲ）ゲート５６（ライン２４に対する反転入力を有する）を経てディバイドブロック４２に結合されている。制御ライン２２又は制御ライン２４のいづれかの上の出力がパルスを発生するとき、信号がディバイドブロック４２に送られ、そしてディバイドブロック４２が、２９の代わりに２８で割られる。制御ライン２２は正確に４回ハイとなり、そして制御ライン２４は１９３のサイクルについて正確に１回ハイとなるから、ディバイドブロック４２は、５回、２８で割られ、そして所望により１８８回、２９で割られる。

制御ライン２２．２４及び２６は、クロック回路手段６０に送られる。このクロック回路手段６０は、基本的に、ＦＩＦＯ６２と、論理ブロック６７と、制御回路６８と、他のディバイドブロック７２とを含む。ディバイドブロック７２はまた、入力として４４．７３６Ｍｂ／秒のＤＳ３クロックを有している。ディバイドブロック７２の出力は、ＦＩＦＯ６２に対する出力タロツクとして役立ち、且つまたＦＩＦＯ６２からのデータをクロックアウトするのに役立つ。

ＦＩＦＯ６２は好ましくは、それぞれ第５及び第６のレジスタからのリード６３及び６５を有している１２ビツトＦＩＦＯである。リード６３及び６５は、データがＦＩＦＯ６２の第５及び第６のレジスタにあるかどうかを示す。データライン１３からのデータが１．５４４Ｍｂ／秒の周波数でＦＩＦＯ内にクロックされているとき、ＦＩＦＯ６２は典型的に６つのレジスタのみにデータを有し、そして第５のレジスタからのリード６３がデータの存在を示し、一方第７のレジスタからのり一ド６５がデータの欠けていることを示す。データライン１３からのデータが、１．５４４Ｍｂ／秒よりも大きい周波数でＦＩＦＯ６２内にクロックされていれば、データは、ＦＩＦＯ６２からのデータ出力が１．５４４Ｍｂ／秒のときＦＩＦＯ内に形成される。データがＦＩＦＯ内に形成されるに従って、リード６３及び６５の双方がデータの存在を示し、そしてデータ「ロング（１ｏｎｇ）」状態が論理ブロック６７によって確立され、そして制御回路６８のｒＬＪ入力に正のパルスとして送られる。逆に、データライン１３からのデータが、１゜５４４Ｍｂ／秒以下の周波数でＦＩＦＯ内にクロックされており、且つＦＩＦＯからの出力が１．５４４Ｍｂ／秒であれば、ＦＩＦＯ６２により保持されたデータは減少する。その結果、リード６３及び６５の双方は、データの欠けていることを示し、そしてデータ「ショート（ｓｈｏｒｔ）Ｊ状態が論理ブロック６７によって確立され、そして制御回路６８にＳ入力へのアクティブローパルスとして送られる。

データ「ロング」又はデータ「ショート」状態が確立されると、それは、ＦＩＦＯからの出力レートが入力レートにマツチしていないことを意味している。従ってディバイドブロック７２により発生されている出力クロックは調整されなければならない。制御回路６８は、ＦＩＦＯからのステータス情報を使用して、共通回路から来るパルスによりディバイドブロック７２を適切に制御させる。特に、最小のとき、２８によるディバイドは、１９３のサイクル当たり４回作動されなければならない。そして最大のとき、２８によるディバイドは、１９３のサイクル当たり６回作動されなければならない。実際に、２８によるディバイドがサイクル当たり４回だけ作動されれば、ディバイドブロッククロックの出力周波数は約１．５４３７Ｍｂ／秒であり、一方２８によるディバイドが６回作動されれば、出力周波数は約１．５４４３Ｍｂ／秒である。勿論、これ等の周波数は、ＤＳＩ信号に対する許容範囲の僅か外側にある。従って、許容できるＤＳＩ出力クロックを得るため、１９３サイクルに４又は６回、２８のディバイドの作動は、３つの１９３サイクル毎に多（て２回だけ行われなければならない。

ディバイドブロック７２の出力は、ＦＩＦＯ６２の読出しクロックとして作用する。論理ブロック６７は、ＦＩＦＯ６２のデータ長の観測から信号り及びＳを生じ、そしてこれ等の観測が、ディバイドブロック７２により行われる２８のディバイド及び２９のディバイドの数を制御するのに使用されるから、全ループは自動調整である。従って、ループは、１．５４４Ｍｂ／秒及び１．５４３７又は１゜５４４３Ｍｂ／秒のとき正しい数のフレームを使用して、ＦＩＦＯからの出力平均周波数が、ＤＳ１源からＦＩＦＯによって受信されるデータの平均周波数に正確にマツチするのを保証する。この方法でＦＩＦＯからクロックされたデータは、比較的ジッタを含まない。

図２ａを参照すると、制御回路６８及びディバイドブロック７２の詳細が、詳細に示されている（ディバイドブロック４２は本質的にディバイドブロック７２と同等である）。制御回路６８内への入力は、共通制御回路３０からの制御ライン２２．２４及び２６と、Ｆ、Ｄ（削除）、Ａ（加算）、Ｓ（ショート）及びＬ（ロング）としてそれぞれ示されているＦＩＦＯからのショート及びロングライン６３及び６５とである。Ｆ入力は直接ノアゲート１１０に供給され、そしてノアゲートの出力を１９３カウントサイクルに少なくとも４回、ロー（ｌｏｗ）にせしめる。以下に論述されているように、ローになるノアゲート１１０は、ディバイドブロック７２を、２９の代わりに２８でディバイドせしめる。

ノアゲート１１０をローにせしめる他の条件は、バッファーがショートでないとき、削除デコードラインがパルスを発生するときである。削除デコード信号りがパルス（アクティブロー）を発生するが、ＦＩＦＯがショートでない（Ｓが／１イ（ｈｉｇｈ））とき、ショートラインはインバータ１０４により反転され、そしてノアゲート１０６内への入力は、インバータ１０４からのロー出力と、削除デコード制御からのアクティブロー人力とから成っている。２つのロー入力のとき、ノアゲート１０６はハイとなり、そしてノアゲート１１０の出力をローにせしめる。従って、バッファーはショートでなく、２８による第５デイバイドは、制御ライン２４がパルスを発生するとき達成される。

ノアゲート１１０をローにせしめることができる最後の状態は、バッファーがロング（ｌｏｎｇ）であり、そして加算（ａｄｄ）デコードラインがパルスを発生するときである。バッファーロングラインＬは、インバータ１０２により反転され、そして加算デコード信号と一緒にノアゲート１０８に入力される。従って、ＦＩＦＯがロング（Ｌハイ）であり、そして加算デコードがパルス（アクティブローパルス）を発生すれば、ノアゲート１０８の出力はハイとなる。その結果、３つのゲートノア１１０の出力はローとなり、そして２８の第６のディバイドは、１９３のサイクルで達成される。

ＦＩＦＯが／ヨードであるとき、２８の４つのディバイドのみが、バッファーがロングのときに生ずる６つの代わりに達成される。削除デコード信号がパルスを発生するとき、ＦＩＦＯがショート（Ｓはロー）であれば、ショートラインはインバータ１０４により反転され、そしてノアゲート１０６への入力は、インバータ１０４からのハイ入力と、削除デコードラインのアクティブローとから成っている。インバータ１０４からのハイ出力は、ノアゲート１０６の出力をローにせしめ、それによってノアゲート１１０の出力をハイにせしめる。その結果、ＦＩＦＯがショートであるとき、共通回路から来る削除デコード信号は、２８のディバイドを生じない（即ち２８のディバイドはサイクルから削除される）。同様に、加算デコードラインがパルスを発生しているときＦＩＦＯがロング（ｌｏｎｇ）でなければ、ノアゲート１０８は、ノアゲート１０８の出力をローに保つインバータ１０２から受取ったハイの値を有している。ノアゲート１０８がローのとき、ノアゲート１１０はハイに保たれ、そして２８のディバイドは回避される（即ち、２８のディバイドは、サイクルに加えられない）。

ノアゲート１１０の出力は、ノアゲート１１２と、ナンド（ＮＡＮＤ）ゲート１１４と、ノアゲート１１６と、ナントゲート１１８と、ＪＫフリップフロップＡ及びＢと、４人力ナンドゲート１２０とを具備しているステートマシン１９０に供給される。このステートマシンは、入力のためのデグリッチャ−（ｄｅｇｌｉｔｃｈｅｒ）として、並びにナントゲート１２０によって表されるようなノアゲート１１０からの信号出力と、ノアゲート１３０からの信号出力とを同期するための／ンクロナイザとして機能する。効果的には、ステートマシンは、２８又は２９デイバイドの制御が行われるように、ノアゲート１１０のステート（状態）（これはコントローラにより制御される）を、ナントゲート１２０を経てナントゲート１２２．１２４及び１２６に入力可能にする。

２８のディバイド又は２９のディバイドは、２セントのシフトレジスタカウンタとして作成される。第１のカウンタ１５０は、タロツク入力としてＤＳ３クロックを有しているＤＱフリップフロップａ、ｂ、ｃ及びｄより構成されている。ＤＱフリップフロップは、以下に説明するように、７又は８ナンバサイクルのいづれかでサイクルする。８ナンバサイクルは。

００００．１０００．１１００．１１１０，１１１１．０１１１，００１１゜０００１であり、一方７ナンバサイクルは、ステート００００を省略し、その代わり１０００でスタートすることを除き同じである（フリップフロップａ、ｂ。

Ｃ及びｄの出力は、図２ｂに２９カウントサイクルで示されている）。フリップフロップｄのＱ出力は、ナントゲート１２６を経てフリップフロップａのＤ入力にフィードバックされる。従って、ｄの出力は、ｒＯＪであり、ａへの入力は「１」である。ｄの出力が「１」であるとき、ａへの入力はナントゲート１２４の出力に左右される。フリップフロップＣの否定（反転）Ｑ出力及びフリップフロップｄのＱ出力は共に、ナントゲート１２４の出力を制御するのに役立つ。一般的に、ナントゲート１２４の出力は、フリップフロップＣの否定Ｑ出力が「１」、且つフリップフロップｄのＱ出力が「１」でなければ、「１」である。このステート（状態）は、ナンバーサイクルが最終ナンバｒｏ　００１Ｊであるときのみ生ずる。そのような状態では、ナントゲート１２４の出力は、ナントゲート１２２の逆であり、そしてナントゲート１２２の出力がフリップフロップａへの入力を制御する。従って、ナンバサイクルの終わりに、ナントゲート１２２は値「１」であり、「１」がフリップフロップへのＤ入力に現れ、そしてナンバサイクルはｒｌ　ＯＯＯＪでスタートする、一方ナンパサイクルの終わりに、「０」がナントゲート１２２の出力に現れれば、「０」がフリップフロップａへのＤ入力に現れ、そしてナンバサイクルはｒｏ　ＯＯＯＪでスタートする。効果的には、ナントゲート１２２が、カウンタ１５０が７サイクルカウンタであるか、８サイクルカウンタであるかを制御する。

ナントゲート１２２の制御は２つのファクタに基づいている：ステートマシンのナントゲート１２０からの出力（これはコントローラの制御論理に基づいている）、及びシフトレジスタとしても作成されている４カウンタ１６０のステート。

カウンタ１６０は、フリップフロップｅ及びｆを含む。フリップフロ・ツブｅ及びｆへのクロック入力は、ノアゲート１４０に供給されるフリップフロップａ及びＣのＱ出力から得られる。従って、正のクロックパルスは、フリップフロップａ及びＣのＱ出力が「０」のときのみ生ずる。フリップフロップａ及びＣはカウンタ１５０の７又は８カウントサイクル中１回のみ双方を「０」に変えるので（８カウントサイクルの第１のカウントが変化しない双方のｒＯＪを有しているから）、フリップフロップｅ及びｆのステートは、７又は８サイクル毎に１度だけ変化する（図２ｂの波形１４０によって判るように）。

径路のため、フリップフロップｅ及びｆは、ｅのＱ出力がｆへのＤ入力として作用し、モしてｆへの否定Ｑ出力がｅへのＤ入力として作用するように配置されており、４カウンタ１６０は次のカウントでサイクルする：００．１０．１１．０１゜回路出力１８０がフリップフロップｅのＱ出力から取出されるとき（インバータ１８２を経て）、出力は、４カウンタ１６０のサイクル中１回だけ変化する（図２ｂのｅ及びｆ波形によって判るように）。従って、ノアゲート１４０からのクロック入力が何回パルスを発生するかによって、２８のディバイド又は２９のディバイドが達成される。

フリップフロップｆからのＱ出力及びフリップフロップｅからの否定Ｑ出力は、ナントゲート１２２への入力として作用するノアゲート１３０に供給される。従って、ノアゲート１３０への入力はサイクル：１０，００，０１，１１に従う、そしてノアゲート１３０からの出力はサイクル中に１度だけハイとなる（図２ｂの１３０の波形によって判るように）。ノアゲート１３０からの出力がハイとなると、カウンタ１５０に対し８カウントを生ずる機会が存在する（例えば、カウンタに対する２９カウント）。ナントゲート１２０からの出力が、ノアゲート１３０からの出力がハイであるとき、ハイであれば、ナントゲート１２２からの出力はローとなり、ナンド１２４からの出力をハイにせしめ、これが更にナンド１２６からの出力をローにせしめる。フリップフロップａへのロー入力のとき、カウンタ１５０は１０００よりもむしろ００００でスタートし、そして８カウントが行われる。標準シーケンスのとき、４カウンタ１６０を通るすべての４カウント、ナンド１２２への２つの入力がハイであり、且つフリップフロップａへのゼロ入力を生ずるように、ナンド１２０からの出力はハイである。しかし乍ら、２９カラントの代わりに２８カウントを行うことが望まれる場合、ノアゲート１１０の出力はローにされる。その結果、ナントゲート１２０の出力は、ノアゲートの出力がハイにあると、ローにされ、そしてナントゲート１２２への２つのハイ入力の代わりに、ハイ及びロー人力が提供され、そしてナントゲート１２２の出力をハイに保つ。ナントゲート１２２の出力がハイのとき、カウンタ１５０のサイクルの終わりに、フリップフロップａへのＤ入力はハイであり、そしてカウンタ１５０は、８サイクルカウントの代わりに７サイクルカウントを開始する。その結果、２９デイバイドよりもむしろ２８デイバイドが行われる。

完全性のため、フリップフロップｅの否定Ｑ出力及びフリップフロップｆのＱ出力が３人カッアゲート１３４に供給され、これが更にステートマシン１９０のナントゲート１１４への入力であることに注目すべきである。同様に、フリップフロップｅの否定Ｑ出力及びフリップフロップｆの否定Ｑ出力が３人力ナンドゲート１３２に供給され、それが更に、ステートマシンのノアゲート１１６への入力である。フリップフロップｅ及びｆからの否定Ｑ出力は、また４人力ナンドゲート１２０への入力として供給される。ナントゲート１２０への他の入力は、ステートマシン１９０のフリップフロップＡ及びＢから来る。ステートマシン１９０への他の入力は、ノアゲート１１２及びナントゲート１１８への入力であるノアゲート１１０の出力と、ノアゲート１１２及びナントゲート１１４の入力にフィードバックされ、且つ４人力ナンドゲート１２０の順方向に供給されるフリップフロップＢからの出力とを含む。

図３を参照すると、他の共通制御回路２３０及びクロックデジツタ回路２６０が示されている。図３の回路は、図１ｂと実買的に類似しており、類似のブロックは２００だけ離れたナンバーを有している。従って、入データ信号は、２１３で示されており、入クロック指示は２１５である。図３のブロック線図と図１ｂのブロック線図との間の主な相違点は、速いクロック２３３が、５１．８４Ｍｂ／秒の５ＴＳ−１クロツクであり、ディバイドブロック２４２及び２７２が３３又は３４デイバイドであり、カウンタ２４６がｍｏｄ１７９カウンタであり、そしてデコーダ２５２がＦ制御ライン２２２上に７５パルスを発生することである。

このような配置では、典型的な条件の下で（ＦＩＦＯがロングでもショートでもない）、ディバイドブロック２４２が、７６回毎に１０３回、３４で５ＴＳ−１信号を割り、ディバイドブロックが３３で５ＴＳ−１信号を割る。この方法では、はぼ標準ＤＳＬレート（それは１．５４４Ｍｂ／秒である）である１、５４３９Ｍｂ／秒の平均クロックが、ディバイドブロックから得られる。ＦＩＦＯが、論理ブロック２６７によって決定されたときショートであれば、Ｆライン２２２上の７５パルスは、３３のディバイドを生ずるが、Ａ及びＤライン２２４及び２２６上のパルスは、無視され、そして３４のディバイドが発生される。その結果、１７９カウントのサイクルに亘り、３３のディバイドは、ディバイドブロック２７２により７５回行われ、３４のディバイドは、ディバイドブロック２７２により１０４回行われ、そして約１．５４３７３Ｍｂ／秒の出力信号が発生される。

同様に、ＦＩＦＯがロング（ｌｏｎｇ）であれば、Ａ及びＤパルス中、３３のディバイドが行われる。その結果、１７９カウントのサイクルに亘り、３３のディバイドは、ディバイドブロック２７２により７７回行われ、３４のディバイドが、ディバイドブロック２７２により１０２回行われ、そして約１．５４４２４Ｍｂ／秒の出力信号が発生される。

共通制御回路２３０によって発生した信号は正確に１．５４４Ｍｂ／秒でないから、データライン２１３上のデータ信号の公称レートが正確に１．５４４Ｍｂ／秒であれば、ＦＩＦＯは他の場合よりも僅かにしばしばロングになる傾向がある。しかし乍ら、この傾向の補償は、論理及び制御回路２６５及び２６８によって達成される。

図３の共通制御回路２３０では、ｍｏｄ１７９カウンタ２４６が、図１ｂに使用されているようなｍｏｄ１９３カウンタの代わりに有効に利用されていることを理解すべきである。ｍｏｄ１９３カウンタ２４６では、デコーダ２５２は、８Ｋｂ／秒でカウンタ２４６から信号を受取る。そのようなレートは、ＤＳ３Ｓ２Ｏスタッフビットのサンプリングレートが５．３６７Ｋｂ／秒であり、そして８Ｋｂ／秒及び５．３６７Ｋｂ／秒が相互に対して相互にプライム（ｐｒ　ｉｍｅ）するような、ＤＳ３Ｓ２Ｏ含まれている場合に（図１ｂのシステムにおけるような）適しているが、それは、５ＴＳ−１信号内のスタッフのサンプリング信号が２Ｋｈｚであり、８Ｋｈｚが２Ｋｈｚの高調波であるような、５ＴＳ−１信号が含まれている場合には適していない。従って、ｍｏｄ１７９カウンタは、システムの機能不全を生ずることがあるシステム内の高調波を防止するのに利用された。

本発明によるデジツタ回路の最後の実施例が、図４に示されている。これは速い５ＴＳ−３人カタロック信号を使用することによって、ジッタしたヨーロッパ電気通信２．０４８Ｍｂ／秒±１０３　ｂ／秒信号をデジッタするため設けられている。図４もまた、図１ｂに類似しており、類似のブロックは３００だけ離れたナンバーを有している。図４の回路と図１ｂの回路との間の主な相違点は、入データ３１３が平均レート２．０４８Ｍｂ／秒であり、速いデータクロック３３３が１５５．５２Ｍｂ／秒の５ＴＳ−３クロツクであり、８によるディバイドブロック３０１及び３のマルチプライ（乗算）ブロック３０２が５ＴＳ−３クロツク３３３をディバイドするのを助けるため加えられていて、５ＴＳ−３タロツクのレートの３／８の５８．３２Ｍｂ／秒の速いクロックを形成し、カウンタ３４６がｍ　ｏ　ｄ　２２９カウソタであり、そしてデコーダ３５２がＦ制御ライン３２２上に１０８パルスを提供することである。ディバイドブロックが２９で３／８　（ＳＴＳ−３）信号を１０９回ディバイドする毎に、ディバイドブロック３７２が、１２０回、２８で、３／８　（ＳＴＳ−３）又は５８．３２Ｍｂ／秒信号をディバイドして、はぼ標準ヨーロッパレート２．０４８Ｍｂ／秒である約２．０４８０４２Ｍｂ／秒の平均クロックがディバイドブロック３７２から得られる。ディバイドブロックが２９で３／８　（ＳＴＳ−３）信号を１１０回割る毎に、ディバイドブロック３７２が、１１９回、２８で３／８　（ＳＴＳ−３）の速いクロックを割る（ディバイドし）場合、約２．０４７７２８の平均クロックが得られる。ディバイドブロックが２９で３／８　（ＳＴＳ−３）信号を１０８回割る毎に、ディバイドブロック３７２が、１２１回、２８で、３／８　（ＳＴＳ−３）の速いクロックを割る場合、約２．０４８３５６Ｍｂ／秒の平均クロックが得られる。

共通制御回路３３０により発生した信号は、正確に標準電気通信信号の公称周波数ではないから、データライン３１３上のデータ信号の公称レートが正確にヨーロッパ標準２．０４８Ｍｂ／秒であれば、ＦＩＦＯは、他の場合よりも僅かにしばしばロング（ｌｏｎｇ）にある傾向がある。しかし乍ら、この傾向の補償は、論理及び制御回路３６５及び３６８によって達成される。

電気通信信号再生のためのクロックデジツタ回路について以上説明し例示した。

所定の実施例について例示し、説明したが、本発明は、当技術で許される範囲を出来るだけ広くし、且つ明細書がそのように読み取られる意図を有しているから、本発明は上記の例示に限定される意図を有していない。従って、特定の回路が、２８のディバイド−２９のディバイドブロックを行うため記載されているが、当業者は、他の回路がそれを達成するのに利用でき、且つ類似の回路が、３３又は３４のディバイドブロック、あるいは所望の任意の他のディバイドブロックを行うのに利用できることは理解されるであろう。例えば、２８のディバイド−２９のディバイドブロックに関して、カウンタとして使用されるシフトレジスタは２進カウンタで代えることができる。同様に、ディバイドブロックを７又は８のディバイドカウンタ及び４のディバイドカウンタに分ける代わりに、単一の２９のディバイドカウンタが、与えられた情況で２８でディバイドするため制御回路を備えることができる。また、１２ビツトＦＩＦＯバツフアが、バッファのフル状態を決定するため第６及び第７のビットにおけるタップで記されているが、異なる大きさのバッファが、異なるビットロケーションにおけるタップに利用できることは理解されるであろう。従って、請求されているような本発明の精神及び範囲から逸脱することなく、明細書に記載された本発明に他の変化及び変更が行われ得ることは当業者に明らかであろう。

第１Ａ図第旧図第３図第４図国際調査報告

Claims

【特許請求の範囲】

１．第１の標準電気通信信号のジッタデータ流を再生する装置であって、前記装置がそのための入力として第２の標準電気通信クロック信号を有し、前記第２の標準電気通信クロック信号が前記第１の標準電気通信信号のレートよりも実質的に速いレートである装置において、ａ）実質的に前記第１の標準電気通信信号のレートで、クロックのｙカウントサイクル中にｚパルスを発生する制御回路手段と。ｂ）前記ジッタデータ流を受け取り、前記ジッタデータ流の公称周波数を追跡し、そして前記公称周波数に基づき、そして前記ｚパルスを利用して、前記ジッタデータ流の前記公称周波数の実質的にジッタのない第１の標準電気通信信号を発生するクロック回路手段と（この場合、ｚ及びｙは整数である）を具備する装置。
２．前記制御回路手段が、前記第２の標準電気通信クロック信号に関連するクロックを有しているディバイドブロックを含み、前記ディバイドブロックが、前記公称周波数を作り出すためｘ及びｘ＋１で、前記第２の標準電気通信クロックに関連した前記クロックをディバイドする手段を具備し、前記ディバイド手段が、前記ｙカウントサイクル中、ｘｑ回及び（ｘ＋１）ｒ回で、前記第２の標準電気通信クロックに関連する前記クロックをディバイドする、この場合、ｑ及びｒは整数であり、そしてｑ＋ｒ＝ｙ、及びｚ＝ｑ＋１又はｒ＋１である、請求項１に記載の装置。
３．前記制御回路手段が、そのための入力として前記公称周波数を有する係数ｙカウンタと、前記係数ｙカウンタに結合されており、前記ｙカウントサイクルに亘り前記ｚパルスを提供するためのカウントデコーダとを含む請求項２に記載の装置。
４．前記クロック回路が、Ｆ１Ｆ０と、前記Ｆ１Ｆ０に結合されており、且つ前記制御回路手段に結合されたクロックレート制御手段と、前記クロックレート制御手段に結合されており、且つそのための入力として前記第２の標準電気通信クロックに関連した前記クロックを有している第２のディバイドブロックとを含み、前記Ｆ１Ｆ０が前記ジッタデータを受け取り、そして前記制御手段が、前記Ｆ１Ｆ０のステートをモニタし、そして前記Ｆ１Ｆ０のステート及びｚ制御パルスに応答して、前記第２のディバイドブロックを制御し、前記第２のディバイドブロックにより前記第２の標準電気通信クロックに関連する前記クロックをディバイドせしめて、前記ジッタデータの公称周波数にマッチする実質的にジッタのない出力クロックを提供する請求項１に記載の装置。
５．前記第２のディバイドブロックが、前記公称周波数を作り出すため、ｘ及びｘ＋１で、前記第２の標準電気通信クロックに関連した前記クロックをディバイドとする第２の手段を具備する請求項４に記載の装置。
６．前記制御手段が、ｘのディバイドか、あるいは、ｘ＋１のディバイドが前記Ｆ１Ｆ０の前記ステートに基づいて望ましいかを決定する請求項５に記載の装置。
７．前記クロック回路が、Ｆ１Ｆ０と、前記Ｆ１Ｆ０に結合されており、且つ前記制御回路手段に結合されたクロックレート制御手段と、前記クロックレート制御手段に結合されており、且つそのための入力として前記第２の標準電気通信クロックに関連した前記クロックを有している第２のディバイドブロックとを含み、前記Ｆ１Ｆ０が前記ジッタデータを受け取り、そして前記制御手段が、前記Ｆ１Ｆ０のステートをモニタし、そして前記Ｆ１Ｆ０のステート及びｚ制御パルスに応答して、前記第２のディバイドブロックを制御し、前記第２のディバイドブロックにより前記第２の標準電気通信クロックに関連した前記クロックをディバイドせしめて、前記ジッタデータの公称周波数にマッチする実質的にジッタのない出力クロックを提供する請求項３に記載の装置。
８．前記第２のディバイドブロックが、前記公称周波数を作り出すため、ｘ及びｘ＋１で、前記第２の標準電気通信クロックに関連した前記クロックをディバイドする第２の手段を具備する請求項７に記載の装置。
９．前記制御手段が、ｘのディバイドか、あるいは、ｘ＋１のディバイドが前記Ｆ１Ｆ０の前記ステートに基づいて望ましいかを決定する請求項８に記載の装置。