CN1061193C - 双自法频率预测恢复收端支路时钟的方法及装置 - Google Patents

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Abstract

本发明属于电通信领域，主要应用于数字通信的多路复用技术。本发明提供了一种恢复复接系统收端支路时钟的数字化方法及装置，其技术特征是通过统计有塞入的帧数而得到塞入率，根据塞入率，处理时钟，便可得到复拉系统的收端支路时钟。本发明具有便于集成，捕捉范围宽，无抖动积累的特点在数字微波通信、卫星通信、光纤通信等领域可以有广泛的应用。

Description

双自法频率预测恢复收端支路时钟的方法及装置
本发明应用于电通信领域，是一种恢复多路复接系统收端支路时钟的数字化方法及装置。
在通信系统中，为了传输方便，需要复接系统在发端将多路支路信号合成一路合路信号，在收端再将一路合路信号分成多路支路信号。通常情况下，在复接系统中，合路时钟与支路时钟并不是完全同步的。因此，在合路信号的帧结构中，除了有一定的开销比特外(如同步码、对端告警信号等)，还要有塞入位置比特。系统根据支路时钟与合路时钟之间的相位关系，来决定塞入位置比特是传信息，还是不传信息(即塞入)。其中，有塞入的帧数与总帧数的比值被称为塞入率，记为ρ，它是反映合路时钟与支路时钟频率关系的值。在收端，当遇到有塞入时，则扣除塞入位置的时钟脉冲，不读取塞入位置比特。从长期平均的角度来看，收端恢复的支路时钟与发端支路时钟频率相同。但是，此时收端从合路时钟中得到的支路时钟存在抖动，它包括由于开销比特引起的，频率等于帧频的高频抖动，还包括由于塞入引起的塞入抖动。抖动是数字网中最复杂的基本损伤因素。因此，在收端需要对从合路时钟中分离出的支路时钟进行处理，以得到无抖动的均匀时钟，从而恢复出发端送出的支路信号，实现正确、无损伤的传输。
在以往的设备中，通常利用模拟锁相环来滤除抖动。但是，此方法有局限性：1、模拟电路难以集成，不利于设备的小型化；2、模拟锁相环的稳定性、抗干扰性能差；3、增加生产、调试过程中的难度。
由于以上原因及随着大规模集成电路技术的发展，采用数字化方法恢复收端支路时钟成为迫切的问题。以往的数字化方法中，有的是使用数字锁相环，但数字锁相环的电路规模较大，捕捉范围小，且当输入时钟的抖动较大时(例如，在同步数字系列的指针调整中会有24比特的抖动)，难以锁住。不使用数字锁相环的一些数字化方法可以克服以上不足，如美国的专利，US5297180，“应用于均匀时钟信号恢复的数字去时钟抖动电路”(Digital Clock DejitterCircuits For Regenerating Clock Signals With Minimal Jitter)。该方法的主要原理是，每隔数帧(该方法的一种实例是应用于同步数字系列中，时间间隔为500ms)，在一个固定位置，观察一次弹性存储器读、写时钟(以下简称读或写时钟)的相位差，根据此相位差来预测下一个时间间隔读时钟的频率。写时钟是指通过处理合路时钟得到的含有抖动的支路时钟，读时钟则是指恢复出的收端支路时钟。当写时钟的相位超前读时钟的相位时，预测的读时钟频率增大，超前得越多，频率增加得越多，这样，读时钟的相位便会前移。反之，当写时钟的相位滞后读时钟的相位时，预测的读时钟频率减小，滞后越多，频率减小得越多，这样，读时钟的相位便会后移。因此，从长期平均的角度看，二者的频率是相同的，该方法在收端对支路时钟起到了一定的匀滑作用，收端支路时钟便被恢复出来。总之，该方法的主要步骤可概括如下：1、求出弹性存储器读写时钟的相位差；2、根据该相位差来预测收端支路时钟即弹性存储器的读时钟的频率。
图1是实现此方法的装置框图。42为高速时钟，频率为58．32MHz同步数字系列中第一层的时钟频率155．520MHz的3／8。14a为弹性存储器的写入数据(以下简称写数据)，14b为弹性存储器的写时钟(以下简称写时钟)，18a为弹性存储器的读出数据(以下简称读数据)，18b为弹性存储器的读时钟(以下简称读时钟)，也是该装置的输出时钟。写数据经高速时钟42再同步后，输入弹性存储器20，写时钟经高速时钟42再同步后，输入写计数器54，读时钟18b输入读计数器56，读、写计数器的6位输出送入弹性存储器20作为读、写地址，同时，该输出还送入减法器58，使写计数减去读计数。58的输出为写、读地址之差，表示写、读时钟的相位差，输出为100000时，表示写、读时钟间的关系为适中；输出为000000时，表示弹性存储器为取空，是读时钟超前写时钟的最大值；输出为111111时，表示弹性存储器为溢出，是读时钟滞后写时钟的最大值。58的输出送入10位寄存器62的高6位，62的低4位输入为4位计数器66的输出，复帧信号67经42再同步后作为62的时钟，以此实现每一复帧周期为500ms观察一次。62的10位输出作为减数送入减法器64一个输入端的低10位，其它位为0，17位固定值01111011000000000作为被减数送入64的另一输入端，64的输出35送入可变分频电路40，35经过如图所示的17位加法器72与17位寄存器74所构成的电路，以72的进位输出CY经18b采样后控制计数器66，当该控制信号为1时，66对42进行29分频；当该控制信号为0时，66对42进行28分频，66的分频输出为读时钟18b。读时钟的频率由35的数值决定。当62的输出为1000000000时，表明读、写时钟间的关系适中，此时，35的值为01111010000000000，读时钟18b的频率是42的28．4765625分频，即2．048MHz；当62的输出值大于1000000000时，表明读时钟较慢，此时，35的值小于01111010000000000，可变分频器的分频比也会小于28．4765625，读时钟18b的频率便会大于2．048MHz；当62输出值小于1000000000时，表明读时钟较快，此时，35的值大于01111010000000000，可变分频器的分频比也会大于28．4765625，读时钟18b的频率便会小于2．048MHz。
上述方法虽然克服了数字锁相环中存在的一些缺陷，但是，该方法仍然有局限性。首先，由于塞入抖动的存在，写时钟是含有塞入抖动的。这样，鉴相器所得到的读、写时钟相位差会受到塞入抖动的影响，并不能准确反映读、写时钟频率的差别。当通过该相位差来决定下一时间间隔的频率时，便会有较大的频率误差，频率差的长期积累会引起读时钟较大的相位抖动。例如，如果读、写时钟的频率无差别时，由于写时钟塞入抖动的存在，使得写时钟相位有可能会超前或滞后读时钟，引起读时钟频率增大或减小，反而使读、写时钟频率不相等。其次，当有输入抖动(发端支路信号含有抖动)时，写时钟除具有塞入抖动外，还要包含输入抖动，这样，写时钟相位会有更大范围的变动，使得读、写时钟间的相位差更加难以反映读、写时钟的频率差别，从而增大读时钟的相位抖动。因此，该方法还会引起抖动积累。由此而见，仅仅根据弹性存储器读写时钟的相位差来预测读时钟的频率是有缺陷的。
本发明旨在解决上述方法的不足，提出一种新的恢复复接系统收端支路时钟的数字化方法及装置，以达到消除塞入抖动对预测时钟的影响，无抖动积累，电路易于集成，且与数字锁相环相比具有较宽的捕捉范围的目的。
本发明提出一种双自法频率预测恢复收端支路时钟的方法，其特征在于，该方法
包括以下各步骤：
(1)统计塞入率的估计值 ，即在m帧中统计有塞入的帧数n，根据m和n得到塞入率的估计值
(2)根据塞入率的估计值 自适应地预测支路时钟
Figure 9610974800072
预测过程是：处理一高速时钟fM，fM来源于合路时钟fh，且
Figure 9610974800073
，其中I为一帧合路信号中固定的信息比特数，S为一帧合路信号中的总塞入位置比特数，N为一帧合路信号中的总比特数，L为合路信号中的支路数，ρ为塞入率，k为任一整数，根据
Figure 9610974800074
决定扣除高速时钟脉冲的数量，即在m帧的时间间隔内均匀地扣除kn个高速时钟脉冲，当塞入率的估计值 大时，扣除的高速时钟脉冲数量多，当塞入率的估计值 小时，扣除的高速时钟脉冲数量少，扣除后的高速时钟经k分频，得到预测的支路时钟
Figure 9610974800077
(3)对预测支路时钟
Figure 9610974800078
进行微调，即当预测支路时钟
Figure 9610974800079
与直接从合路时钟fh得到的含有抖动的支路时钟的相位相差过大或过小时，使预测支路时钟
Figure 96109748000710
的相位超前或滞后一个调整量，经过微调后，预测支路时钟
Figure 96109748000711
频率的长期平均值与支路时钟fl频率相同，收端支路时钟fl便被恢复出来。
本发明提出的另一种双自法频率预测恢复收端支路时钟的方法，其特征在于，该方法包括以下各步骤：
(1)统计塞入率的估计值
Figure 96109748000712
，即在m帧中统计有塞入的帧数n，根据m和n得到塞入率的估计值
(2)根据塞入率的估计值
Figure 96109748000714
自适应地预测支路时钟
Figure 96109748000715
，预测过程是：处理一高速时钟fM，且
Figure 96109748000716
，根据塞入率的估计值 决定扣除高速时钟脉冲的数量，即在m帧的时间间隔内均匀地扣除kn个高速时钟脉冲，当塞入率的估计值
Figure 96109748000718
大时，扣除的高速时钟脉冲数量多，当塞入率的估计值 小时，扣除的高速时钟脉冲数量少，扣除后的高速时钟经k分频，得到预测的支路时钟
(3)对预测支路时钟
Figure 96109748000721
进行微调，即当预测支路时钟
Figure 96109748000722
与直接从合路时钟fh得到的含有抖动的支路时钟的相位相差过大或过小时，使预测支路时钟 的相位超前或滞后一个调整量，经过微调后，预测支路时钟 频率的长期平均值与支路时钟fl频率相同，收端支路时钟fl便被恢复出来；
(4)当微调次数过多时，进行自校准，即根据微调原因是预测支路时钟 相对超前还是滞后于直接从合路时钟fh得到的含有抖动的支路时钟相位，确定减小还是增大预测支路时钟 的频率，并据此修正塞入率的估计值
Figure 9610974800082
，使预测支路时钟
Figure 9610974800083
的频率减小或增大。
本发明提出的又一种双自法频率预测恢复收端支路时钟的方法，其特征在于：
①统计塞入率的估计值
Figure 9610974800084
，即在m帧中统计有塞入的帧数n，根据m和n得到塞入率的估计值
Figure 9610974800085
②根据塞入率的估计值
Figure 9610974800086
自适应地预测支路时钟
Figure 9610974800087
，预测过程是：处理一低速时钟fN低速时钟频率为 ，根据塞入率的估计值 决定有间隔调整的低速时钟脉冲的数量，即在m帧的时间间隔内均匀地产生kn个有调整的低速时钟脉冲，当塞入率的估计值
Figure 96109748000811
大时，有间隔调整的低速时钟脉冲多，预测支路时钟频率就小，当塞入率的估计值
Figure 96109748000812
小时，有间隔调整的低速时钟脉冲数量少，预测支路时钟频率就高，得到预测支路时钟
Figure 96109748000813
③对预测支路时钟
Figure 96109748000814
进行微调，即当预测支路时钟
Figure 96109748000815
的相位与直接从合路时钟得到的含有抖动的支路时钟相位相差过大或过小时，使预测支路时钟
Figure 96109748000816
的相位超前或滞后一个调整量，经过微调后，预测支路时钟
Figure 96109748000817
频率的长期平均值与支路时钟fl频率相同，收端支路时钟fl便被恢复出来；
④当微调次数过多时，进行自校准，即根据微调原因是预测支路时钟
Figure 96109748000820
相位超前还是滞后直接从合路时钟得到的含有抖动的支路时钟，确定减小还是增大预测支路时钟 的频率，并据此修正塞入率的估计值 的值，使预测支路时钟
Figure 96109748000823
的频率减少或增大。
本发明还提出一种双自法频率预测恢复收端支路时钟的方法，其特征在于：
①统计塞入率的估计值 ，即在m帧中统计有塞入的帧数n，根据m和n得到塞入率的估计值
Figure 96109748000825
②根据塞入率的估计值
Figure 96109748000826
自适应地预测支路时钟 ，预测过程是：处理一低速时钟fN，低速时钟频率为 ，根据塞入率的估计值 决定有间隔调整的低速时钟脉冲的数量，即在m帧的时间间隔内均匀地产生kn个有调整的低速时钟脉冲，当
Figure 96109748000831
大时，有间隔调整的低速时钟脉冲多，预测支路时钟频率就小，当
Figure 96109748000832
小时，有间隔调整的低速时钟脉冲数量少，预测支路时钟频率就高，得到预测支路时钟
③对预测支路时钟 进行微调，即当预测支路时钟
Figure 96109748000835
的相位与直接从合路时钟得到的含有抖动的支路时钟相位相差过大或过小时，使预测支路时钟
Figure 96109748000836
的相位超前或滞后一个调整量，经过微调后，预测支路时钟
Figure 96109748000837
频率的长期平均值与支路时钟fl频率相同，收端支路时钟fl便被恢复出来；
④当微调次数过多时，进行自校准，即根据微调原因是预测支路时钟 相位超前还是滞后直接从合路时钟得到的含有抖动的支路时钟，确定减小还是增大预测支路时钟 的频率，并据此修正
Figure 9610974800091
的值，使预测支路时钟
Figure 9610974800092
的频率减少或增大。
本发明提出的一种双自法频率预测恢复收端支路时钟的装置，其特征在于由塞入统计电路、时钟预测电路和弹性存储电路组成，塞入统计电路包括一个m帧统计计数器，其入端有来自复接系统收端定时系统的塞入信息(1)和帧信号(7)，出端接时钟预测电路的扣除信号电路的入端，输出信号为每隔m帧的时间间隔内输出一次n值作为I位加法器的入端信号(6)，即塞入率估计值
Figure 9610974800093
时钟预测电路包括1个i位加法器、i位寄存器组成的扣除信号电路，时钟产生和k分频器，扣除信号电路的出端接时钟产生器，输出信号为在m帧时间间隔内有kn个均匀分布的脉冲作为扣除信号(2)，时钟产生器的入端接处理时钟(3)，此时钟为高速时钟fM，且 其出端接k分频器，时钟产生的输出信号(4)经k分频后得到预测支路时钟 作为弹性存储器的读时钟(5)，弹性存贮器的写时钟(9)是直接从合路时钟fh得到的含有抖动的支路时钟，输入数据(8)进入弹性存储器，当读时钟(5)的频率略高于写时钟(9)的频率时，弹性存储器便送出微调控制信号(10)，当读时钟(5)的频率低于写时钟(9)的频率时，弹性存储器有微调控制信号(11)送时钟产生器，弹性存储器输出的支路信号(12)。在所说的统计塞入电路中加校准器，校准器的入端与弹性存储器相连，校准器的出端接m帧统计计数器，为m帧统计计数器提供一个初值(13)。
本发明的工作原理详细说明如下：
在复接合路信号的帧结构中，对各支路而言，塞入位置比特可能只有一个，也可能有多个，为简便起见，以下只讨论一帧中只有一个塞入位置比特的情况，这也是最常见的情况。对塞入的控制，一般是以帧为单位，即同一帧中某一支路的塞入位置比特要么都是信息比特，要么都是塞入比特。塞入率、发端支路时钟与合路时钟之间的关系是：
Figure 9610974800098
(I为一帧合路信号中固定的信息比特数，S为一帧合路信号中的总塞入位置比特数，N为一帧合路信号中的总比特数，L为合路信号中的支路数，fh为合路时钟，fl为支路时钟，ρ为塞入率)，I、S、L、N均是由国际电信联盟ITU的有关建议所规定的。根据统计一定数目帧中有塞入的帧的个数，就可以估计出塞入率。以正码速调整为例，在无输入抖动时，如果m帧中有n帧的塞入位置不传信息，则可得到塞入率的估计值
Figure 9610974800099
在通常情况下，
Figure 96109748000910
与真正的塞入率ρ之间会存在一定的误差，当统计的帧数越多，即m越大，此误差越小，m→∞时，
另外，在数字网中，合路时钟一般被认为是稳定的、无抖动的，其频率对于收端是己知的。这样，已知合路时钟频率与塞入率ρ，便可得到支路时钟频率。所以，可以认为塞入携带了发端支路时钟的频率信息。
基于以上原因，利用塞入信息中包含的时钟频率信息，便可找到一种较为简便的方法来恢复支路时钟。首先，在m帧中统计有塞入的帧数n，根据n和m，得到塞入率的估计值
Figure 96109748000912
该式表明，在m帧中共需要扣除n个塞入位置所对应的时钟。其次，根据
Figure 96109748000913
，便可自适应地预测出支路时钟 。预测支路时钟的一种方法可以是处理高速时钟fh。高速时钟fM可以来源于合路时钟fh，即fM与fh同步，那么fM的频率为：
Figure 9610974800103
(k可为十几或几十；fM与fh也可以互不相关，那么fM的频率可为：
Figure 9610974800104
处理过程就是根据 扣除高速时钟的脉冲，在m帧的时间间隔内均匀扣除kn个高速时钟脉冲，当 大时，扣除的高速时钟脉冲数量多，从而预测出的支路时钟频率小，当 小时，扣除的高速时钟脉冲数量少，从而预测出的支路时钟频率大，因此，预测出的支路时钟频率便会随 自适应地改变。例如，当k=16，m=1024，如n的统计结果为400，此时
Figure 9610974800109
应该在1024个帧周期的时间间隔内，扣除16×400=6400个fM脉冲，这6400个扣除均匀分布于时间间隔内。另外一种预测支路时钟的方法是处理低速时钟fM。同fM一样，fN的频率可以是：
Figure 96109748001010
也可以是： 处理过程就是使被处理的低速时钟脉冲的间隔增加一固定值，此过程被称为间隔调整，每次间隔的改变量为低速时钟周期的k分之一(k可为十几或几十)，从长期平均的角度看，时钟的频率就发生了变化。有间隔调整的脉冲个数由
Figure 96109748001012
决定，产生kn个有间隔调整的低速时钟脉冲均匀分布于m帧时间间隔内，当 大时，有间隔调整的低速时钟脉冲数量多，从而预测出的支路时钟频率小，当
Figure 96109748001014
小时，有间隔调整的低速时钟脉冲数量少，从而预测出的支路时钟频率大，因此，预测出的支路时钟频率便会随
Figure 96109748001015
自适应地改变。例如，当k=16，m=1024，如n的统计结果为400，此时
Figure 96109748001016
应该在1024个帧周期的时间间隔内，使有间隔调整的fN脉冲个数为16×400=6400，此6400个脉冲均匀分布于时间间隔内。这样，根据塞入率预测收端支路时钟的频率，可不受塞入抖动与输入抖动的影响，与前述美国专利的方法相比具有优越性。由于 存在一定误差(误差随m增大而减小)， 与实际的支路时钟 的频率还有一微小差别。因此，还应对 进行微调，即当弹性存储器出现溢出或取空时，减少或增加扣除一个高速时钟fM脉冲，或者减少或增加一个有间隔调整的低速时钟fN脉冲，使
Figure 96109748001024
超前或滞后一个调整量。这样，从长期平均的角度看，经过微调以后的 的频率是相同的，支路时钟便被恢复出来。
另外，应说明的是，在不同的应用中，合路时钟fh与待处理的高速时钟fM可能有着不同的关系。当fM来源于fh时，fM与fh同步，对fM的处理则比较简单，可如上所述，仅根据塞入率进行预测就能得到比较准确的结果。此时，fM、ρ与fl间的关系是已知的，根据ρ，便可利用已知的关系设计电路，通过处理fM得到收端支路时钟。当fh与fM互不相关时，fM的频率与 存在误差，而且，不同的待处理时钟源fM的频率不一定完全相同，误差的大小也是不一样的。fl、fMρ间的关系未知，这便需要一个自校准过程来求出这一关系，同时消除fM的频率与 的误差引起的预测频率的不精确。但是，对某一系统而言，fM是稳定的，频率不变，所以，fl、fM、ρ间的关系是不变的。因此，自校准只是一个初始化过程。另外，当待处理的时钟为低速时钟fN时，如fN来源于fl，由于在集成电路中，难以实现完全精确的脉冲间隔调整，会增加 与fl的频率误差，所以，为了提高预测时钟频率的精确度，无论fN是否来源于fh由于在集成电路中，难以实现完全精确的脉冲间隔调整，会增加
Figure 9610974800115
与fl的频率误差，所以，为了提高预测时钟频率的精确度，无论fN是否来源于fh，都需要有自校准过程来确定fl、fN、ρ间的关系。自校准过程的步骤是观察一段时间内，由于
Figure 96109748001110
与fl的频率误差而引起的微调次数，如微调次数多到一定程度时，表明
Figure 96109748001112
频率与fl频率存在较大误差。这就需要在预测时，减小或增大 的频率，即在处理高速时钟fM或低速时钟fN时，固定增加或减少扣除高速时钟脉冲或有间隔调整的低速时钟脉冲的数目，以减小预测时钟
Figure 96109748001116
与实际支路时钟fl的频率误差。例如，在m个帧周期的时间间隔内，当因fl频率过大而使微调次数超过K时，在待处理的时钟为高速时钟fM的情况下，自较准过程将固定增加扣除k个fM脉冲；在待处理的时钟为低速时钟fN的情况下，自校准过程将固定增加k个有间隔调整的fN脉冲。自校准过程可以通过修正
Figure 96109748001123
值来实现上述步骤，通过增大或减小
Figure 96109748001124
，以减小或增大预测时钟fl的频率。自校准过程的存在使得在不同的应用情况下，待处理的时钟源具有更大的选择范围，它可以来源于合路时钟，也可以与合路时钟互不相关。
综上所述，本方法在一般情况下，主要经过了自适应的预测过程和自校准过程，因此，本方法称双自法。当待处理的高速时钟fM来源于合路时钟fN时，双自法的步骤如下：1、在m帧中统计有塞入的帧数n，根据m和n，估计塞入率 ，得到塞入率的估计值
Figure 96109748001129
：2、根据塞入率的估计值 ，自适应地预测出支路时钟 。预测过程是：处理一高速时钟fM(高速时钟的频率为：
Figure 96109748001133
，根据
Figure 96109748001134
决定扣除fM脉冲的个数，在m帧的时间间隔内均匀扣除kn个高速时钟脉冲，当
Figure 96109748001136
大时，扣除的高速时钟脉冲数量多，当
Figure 96109748001137
小时，扣除的高速时钟脉冲数量少，扣除后的高速时钟再经k分频，得到预测的支路时钟fl；3、对
Figure 96109748001139
进行微调，当预测支路时钟
Figure 96109748001140
与直接从合路时钟fh得到的具有抖动的支路时钟的相位相差过大或过小时，可使fl的相位超前或滞后一个调整量，经过微调以后， 频率的长期平均值与fl频率相同，收端支路时钟便被恢复出来。
当待处理时钟为低速时钟fN或为与合路时钟fh互不相关的高速时钟fM时，需要增加自校准过程。此时，双自法步骤如下：1、在m帧中统计有塞入的帧数n，根据m和n，估计塞入率ρ，得到塞入率的估计值
Figure 96109748001148
；2、根据塞入率的估计值ρ，自适应地预测出支路时钟fl。预测的过程是：处理一高速时钟fM(高速时钟的频率为：
Figure 96109748001151
根据决定扣除fM脉冲的个数，在m帧的时间间隔内均匀扣除kn个高速时钟脉冲，当 大时，扣除的高速时钟脉冲数量多，当 小时，扣除的高速时钟脉冲数量少，扣除后的高速时钟再经k分频，得到预测的支路时钟
Figure 9610974800125
；或者处理一低速时钟fN(低速时钟的频率等于或约等于
Figure 9610974800127
根据塞入率的估计值
Figure 9610974800128
决定有间隔调整间隔(调整是指使该时钟脉冲的间隔增加一个固定值，该增加量一般为时钟周期的k分之一)的fN脉冲个数，产生kn个有间隔调整的低速时钟脉冲均匀分布于m帧的时间间隔内，当
Figure 96109748001210
大时，有间隔调整的低速时钟脉冲数量多，预测的支路时钟频率就小，当
Figure 96109748001211
小时，有间隔调整低速时钟脉冲数量少，预测的支路时钟频率就大，最终得到预测的支路时钟
Figure 96109748001212
进行微调，当预测支路时钟
Figure 96109748001213
与直接从合路时钟fh得到的有抖动的支路时钟的相位相差过大或过小时，可使
Figure 96109748001215
的相位超前或滞后一个调整量，经过微调以后， 频率的长期平均值与fl频率相同，收端支路时钟便被恢复出来；4、自校准过程。当微调次数过多时，根据微调的原因是予测支路时钟 相位超前还是滞后直接从合路时钟得到的有抖动的支路时钟相位，以减小或增大预测支路时钟 的频率。自校准过程可以通过修正塞入率的估计值
Figure 96109748001220
值实现，使
Figure 96109748001221
增大或减小，来减小或增大预测支路时钟的频率。
本发明的优点是适用于各种准同步复接系统中，包括正码速调整、正／零／负码速调整，既可应用于准同步数字系列PDH，又可应用于同步数字系列SDH，以及其它数字信号的复接方式。特别是在象同步数字系列SDH的指针调整等具有较大相位抖动的复接方式中，有着较为广阔的应用前景。它可解决数字锁相环在抖动较大时易失锁的问题，具有极宽的捕捉带，而且值得指出的是，应用本发明的复接系统没有抖动积累。
附图说明：
附图1是已有技术应用于均匀时钟信号恢复的数字去时钟抖动电路的原理框图。
附图2是本发明的无自校准过程的双自法装置实施例图。
附图3是本发明的有自校准过程的双自法装置实施例图。
附图4是本发明的待处理的时钟为低速时钟时的双自法装置实施例图。
实现双自法的装置实施例由三大部分组成，一、塞入统计电路。统计m帧中有塞入的帧数n，以得到塞入率的估计值 。如果有自校准过程存在，则需要增加校准器修正 ；二、时钟预测电路。根据
Figure 96109748001224
预测收端支路时钟，同时，根据弹性存储器给出的控制信号，对收端支路时钟进行微调，以最终恢复出收端支路时钟；三、弹性存储器。以未经匀滑的支路时钟为写时钟写入数据，以时钟预测电路得到的支路时钟为读时钟读出数据，同时，弹性存储器还根据读、写时钟的相位关系给出微调控制信号。
图2为不需自校准过程的双自法装置实施例框图。此时，待处理的时钟为高速时钟fM，且高速时钟fM来源于合路时钟fh。3为高速时钟fM。1为来自复接系统收端定时系统的塞入信息，它表示本帧是有塞入，还是无塞入。1进入m一般可取m=2i帧统计计数器，通过在m帧的时间间隔中对塞入计数，统计m帧中有塞入的帧数n。统计计数器每隔m帧的时间间隔输出一次i位n值6，将6送入加法器，7为复接系统收端定时系统给出的帧信号。统计结果6经过图中所示的由加法器和寄存器所构成的电路得出扣除信号2，2为寄存器i位输出的最高位，寄存器的时钟为7，频率为k倍帧频。该电路可以使扣除信号2为在m帧时间间隔内具有kn个均匀分布的脉冲。扣除信号2送入时钟产生器，在这里，时钟产生器的主要作用是扣除时钟。在时钟产生器中，每遇到一个2的脉冲，就扣除一个高速时钟fM3的脉冲而得到4。4经过k分频后，得到预测支路时钟
Figure 9610974800132
5，作为弹性存储器的读时钟，4中一个时钟周期的空缺在5中变为 1(单位间隔)的抖动。8是弹性存储器的输入数据，9是直接从合路时钟fh得到的含有抖动的支路时钟，作为弹性存储器的写时钟。由于前述
Figure 9610974800135
与ρ之间误差的存在，预测支路时钟5与9的频率不一定完全相同，所以需要有微调过程。当5的频率略高于9的频率时，在弹性存储器中，5的相位便会逐渐超前，当达到一定程度时，弹性存储器便送出微调控制信号10。10控制时钟产生器增加扣除一个脉冲，使得5的相位后移
Figure 9610974800136
。反之，如5的频率略低于9时，弹性存储器送出微调控制信号11。11控制时钟产生器减少扣除一个脉冲，使得5的相位前移
Figure 9610974800137
。这样，5与9的长期平均频率相同，收端支路时钟便被恢复出来。12为弹性存储器输出的支路信号。在实际应用中，并非一定要等到弹性存储器溢出或取空时才动作，它是有保护间隔的。
当高速时钟fM与合路时钟fh互不相关时，需要有自校准过程。如图3，为实现自较准过程，需增加一个校准器。校准器为m帧统计计数器提供一个i位的初值13，使得m帧统计计数器在该初值的基础上统计计数，以达到修正 的目的。校准器根据微调控制信号10与11在m帧时间间隔中对微调次数计数。当m帧中微调控制10的次数超过k时，校准器的输出14便增加1。当m帧中微调11的次数超过k时，校准器的输出14便减少1。自校准过程一般发生在设备开始工作的时候，经过不断地调整，设备最终进入稳定状态，即m帧中的微调次数不超过k，这时，校准器便不再工作，只是为m帧统计计数器提供一个固定的初值。由于校准器的工作仅是为了调整适应fh与fM间的关系，所以，校准器可以被各支路共用。本方法应用于一次群至二次群的正码速调整复接系统时，采用如图3所示的装置，根据国际电信联盟ITU的G．742建议fh=8．448MHz，fl=2．048MHz，可选择fM=32．836MHz，k=16，m=65536，i=16，这样便构成了一个实际的应用装置。
图4是待处理的时钟为低速时钟fN的双自法装置框图。在此情况下，不需要k分频器。低速时钟3被送入时钟产生器。每当遇到一个扣除信号2的脉冲，时钟产生器便使一个3的脉冲间隔增加一调整量，该调整量为低速时钟3的周期的k分之一。低速时钟3经过间隔调整后，频率产生了变化，得到预测支路时钟fl5，5是弹性存储器的读时钟。当进行微调时，时钟产生器只是增加或减少一个有间隔调整的低速时钟3的脉冲。其它部分与前面所述相同。校准器的工作与图3中的相同，其输出4被送入m帧统计计数器，作为统计计数的初值，以达到修正
Figure 96109748001317
的目的。

Claims (8)

1、一种双自法频率预测恢复收端支路时钟的方法，其特征在于，该方法包括以下各步骤：
(1)统计塞入率的估计值 ，即在m帧中统计有塞入的帧数n，根据m和n得到塞入率的估计值
Figure 9610974800022
(2)根据塞入率的估计值 自适应地预测支路时钟 ，预测过程是：处理一高速时钟fM，fM来源于合路时fh，且 ，其中I为一帧合路信号中固定的信息比特数，S为一帧合路信号中的总塞入位置比特数，N为一帧合路信号中的总比特数，L为合路信号中的支路数，ρ为塞入率，k为任一整数，根据 决定扣除高速时钟脉冲的数量，即在m帧的时间间隔内均匀地扣除kn个高速时钟脉冲，当塞入率的估计值
Figure 9610974800027
大时，扣除的高速时钟脉冲数量多，当塞入率的估计值
Figure 9610974800028
小时，扣除的高速时钟脉冲数量少，扣除后的高速时钟经k分频，得到预测的支路时钟
Figure 9610974800029
(3)对预测支路时钟 进行微调，即当预测支路时钟
Figure 96109748000211
与直接从合路时钟fh得到的含有抖动的支路时钟的相位相差过大或过小时，使预测支路时钟
Figure 96109748000212
的相位超前或滞后一个调整量，经过微调后，预测支路时钟 频率的长期平均值与支路时钟fl频率相同，收端支路时钟fl便被恢复出来。
2、一种双自法频率预测恢复收端支路时钟的方法，其特征在于，该方法包括以下各步骤：
(1)统计塞入率的估计值 ，即在m帧中统计有塞入的帧数n，根据m和n得到塞入率的估计值
Figure 96109748000215
(2)根据塞入率的估计值 自适应地预测支路时钟 ，预测过程是：处理一高速时钟fM，且
Figure 96109748000218
，根据塞入率的估计值
Figure 96109748000219
决定扣除高速时钟脉冲的数量，即在m帧的时间间隔内均匀地扣除kn个高速时钟脉冲，当塞入率的估计值 大时，扣除的高速时钟脉冲数量多，当塞入率的估计值
Figure 96109748000221
小时，扣除的高速时钟脉冲数量少，扣除后的高速时钟经k分频，得到预测的支路时钟
(3)对预测支路时钟 进行微调，即当预测支路时钟
Figure 96109748000224
与直接从合路时钟fh得到的含有抖动的支路时钟的相位相差过大或过小时，使预测支路时钟 的相位超前或滞后一个调整量，经过微调后，预测支路时钟 频率的长期平均值与支路时钟fl频率相同，收端支路时钟fl便被恢复出来；
(4)当微调次数过多时，进行自校准，即根据微调原因是预测支路时钟 相位超前还是滞后于直接从合路时钟fh得到的含有抖动的支路时钟相位，确定减小还是增大预测支路时钟 的频率，并据此修正塞入率的估计值
Figure 9610974800035
，使预测支路时钟 的频率减小或增大。
3、按照权利要求1或2所说的双自法频率预测恢复收端支路时钟的方法，其特征在于所说的k值是十几～几十。
4、一种双自法频率预测恢复收端支路时钟的方法，其特征在于：
①统计塞入率的估计值 ，即在m帧中统计有塞入的帧数n，根据m和n得到塞入率的估计值
Figure 9610974800038
②根据塞入率的估计值 自适应地预测支路时钟
Figure 96109748000310
，预测过程是：处理一低速时钟fN低速时钟频率为
Figure 96109748000312
根据塞入率的估计值
Figure 96109748000313
决定有间隔调整的低速时钟脉冲的数量，即在m帧的时间间隔内均匀地产生kn个有调整的低速时钟脉冲，当塞入率的估计值 大时，有间隔调整的低速时钟脉冲多，预测支路时钟频率就小，当塞入率的估计值
Figure 96109748000315
小时，有间隔调整的低速时钟脉冲数量少，预测支路时钟频率就高，得到预测支路时钟
③对预测支路时钟
Figure 96109748000317
进行微调，即当预测支路时钟
Figure 96109748000318
的相位与直接从合路时钟得到的含有抖动的支路时钟相位相差过大或过小时，使预测支路时钟
Figure 96109748000319
的相位超前或滞后一个调整量，经过微调后，预测支路时钟
Figure 96109748000320
频率的长期平均值与支路时钟fl频率相同，收端支路时钟fl便被恢复出来；
④当微调次数过多时，进行自校准，即根据微调原因是预测支路时钟 相位超前还是滞后直接从合路时钟得到的含有抖动的支路时钟，确定减小还是增大预测支路时钟 的频率，并据此修正塞入率的估计值 的值，使预测支路时钟 的频率减少或增大。
5、一种双自法频率预测恢复收端支路时钟的方法，其特征在于：
①统计塞入率的估计值
Figure 96109748000327
，即在m帧中统计有塞入的帧数n，根据m和n得到塞入率的估计值
Figure 96109748000328
②根据塞入率的估计值 自适应地预测支路时钟
Figure 96109748000330
，预测过程是：处理一低速时钟fN低速时钟频率为 ，根据塞入率的估计值
Figure 96109748000333
决定有间隔调整的低速时钟脉冲的数量，即在m帧的时间间隔内均匀地产生kn个有调整的低速时钟脉冲，当 大时，有间隔调整的低速时钟脉冲多，预测支路时钟频率就小，当 小时，有间隔调整的低速时钟脉冲数量 少，预测支路时钟频率就高，得到预测支路时钟
Figure 9610974800043
③对预测支路时钟
Figure 9610974800044
进行微调，即当预测支路时钟
Figure 9610974800045
的相位与直接从合路时钟得到的含有抖动的支路时钟相位相差过大或过小时，使预测支路时钟
Figure 9610974800046
的相位超前或滞后一个调整量，经过微调后，预测支路时钟 频率的长期平均值与支路时钟fl频率相同，收端支路时钟fl便被恢复出来；
④当微调次数过多时，进行自校准，即根据微调原因是预测支路时钟
Figure 96109748000410
相位超前还是滞后直接从合路时钟得到的含有抖动的支路时钟，确定减小还是增大预测支路时钟
Figure 96109748000411
的频率，并据此修正
Figure 96109748000412
的值，使预测支路时钟
Figure 96109748000413
的频率减少或增大。
6、按照权利要求4或5所说的双自法频率预测恢复收端支路时钟的方法，其特征在于所说的k是十几～几十。
7、一种双自法频率预测恢复收端支路时钟的装置，其特征在于由塞入统计电路、时钟预测电路和弹性存储电路组成，塞入统计电路包括一个m帧统计计数器，其入端有来自复接系统收端定时系统的塞入信息(1)和帧信号(7)，出端接时钟预测电路的扣除信号电路的入端，输出信号为每隔m帧的时间间隔内输出一次n值作为I位加法器的入端信号(6)，即塞入率估计值 ；时钟预测电路包括1个i位加法器、i位寄存器组成的扣除信号电路，时钟产生和k分频器，扣除信号电路的出端接时钟产生器，输出信号为在m帧时间间隔内有kn个均匀分布的脉冲作为扣除信号(2)，时钟产生器的入端接处理时钟(3)，此时钟为高速时钟fM，且
Figure 96109748000416
，其出端接k分频器，时钟产生的输出信号(4)经k分频后得到预测支路时钟
Figure 96109748000417
作为弹性存储器的读时钟(5)，弹性存贮器的写时钟(9)是直接从合路时钟fh得到的含有抖动的支路时钟，输入数据(8)进入弹性存储器，当读时钟(5)的频率略高于写时钟(9)的频率时，弹性存储器便送出微调控制信号(10)，当读时钟(5)的频率低于写时钟(9)的频率时，弹性存储器有微调控制信号(11)送时钟产生器，弹性存储器输出的支路信号(12)。在所说的统计塞入电路中加校准器，校准器的入端与弹性存储器相连，校准器的出端接m帧统计计数器，为m帧统计计数器提供一个初值(13)。
8、按照权利要求8所说的双自法频率预测恢复收端支路时钟的装置，其特征在于所说的处理时钟(3)为低速时钟fN，且
Figure 96109748000420
时，所说的时钟预测电路包括1个i位加法器和1个i位寄存器组成的扣除信号电路和时钟产生器，扣除信号(2)和低速时钟fN均送入时钟产生器，每遇到一个扣除信号(2)的脉冲，时钟产生器便使一个处理时钟(3)的脉冲间隔增加一个调整量，此调整量为处理时钟(3)的周期的k分之一，时钟产生器输出为预测支路时钟 做为弹性存储器的读时钟，所说的统计塞入电路增加一个校准器，校准器的入端与弹性存储器相连，输入信号为弹性存储器送出的微调控制信号(10)、(11)，校准器的出端接m帧计数器，其输出信号(4)被送入m帧统计计数器，作为统计计数器的初值，达到修正塞入率的估计值
Figure 96109748000423
的目的。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3657229B2 (ja) * 2002-02-19 2005-06-08 富士通株式会社 距離測定システムにおける位相差遅延制御システム
US6988217B1 (en) * 2002-02-27 2006-01-17 Advanced Micro Devices, Inc. Method and mechanism for generating a clock signal with a relatively linear increase or decrease in clock frequency
CN1298140C (zh) * 2003-11-11 2007-01-31 中兴通讯股份有限公司 Sdh数据传输系统帧头抖动处理的方法
CN115686430A (zh) * 2021-07-30 2023-02-03 北京京东方技术开发有限公司 Fifo存储系统及fifo存储器控制方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0579595A1 (en) * 1989-11-17 1994-01-26 Transwitch Corporation Clock dejitter circuits for regenerating jittered clock signals
US5297180A (en) * 1989-11-17 1994-03-22 Transwitch Corporation Digital clock dejitter circuits for regenerating clock signals with minimal jitter

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0579595A1 (en) * 1989-11-17 1994-01-26 Transwitch Corporation Clock dejitter circuits for regenerating jittered clock signals
US5289507A (en) * 1989-11-17 1994-02-22 Transwitch Corporation Clock dejitter circuits for regenerating jittered clock signals
US5297180A (en) * 1989-11-17 1994-03-22 Transwitch Corporation Digital clock dejitter circuits for regenerating clock signals with minimal jitter

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