CN1428945A - 一种从同步数字传送体系中恢复e3/t3支路信号的装置 - Google Patents

Abstract

本发明公开了一种从同步数字传送体系中恢复出E3/T3支路信号的装置，包括：字节数据合成电路，低速时钟产生电路，锁相环电路，第一级先入先出缓存电路，缓存器读取控制电路，第二级先入先出缓存电路，缓存器空满测量电路和压控振荡电路。采用本发明的技术方案，在从同步数字传送体系信号中恢复出E3/T3支路信号时，只要求输入低速时钟，省略了对高速时钟的要求(如155Mbit/s时钟)，简化了电路设计，同时将位调整和指针调整统一泄漏，能够最佳地减少信号抖动，另一方面，由于采取了两级先入先出的缓存控制电路，将泄漏控制和时钟去抖动电路分开，提高了时钟恢复电路的跟踪速度和带宽，使恢复出的时钟信号的抖动大大减少。

Description

一种从同步数字传送体系中恢复E3/T3支路信号的装置

技术领域

本发明涉及一种从同步数字传送体系中恢复E3/T3支路信号的装置。

背景技术

随着信息技术的发展和人们对通讯带宽的巨大需求，通讯网络已经从模拟网络向数字网络转变，光纤技术的发展大大推动了数字通讯技术的发展，满足人们对通讯带宽的需求。光纤通讯提供了低成本、高速的信息服务，迅速代替了传统的铜缆通讯。为适应光纤技术的发展，统一各通讯厂商的产品，实现传输信息的互通，国际电联制定了SDH体系(同步数字体系)的通讯标准。SDH体系的帧信息结构有丰富的开销字节，方便信息的传输和网络管理，统一的接口参数能使不同厂商的设备一起组网工作，实现地域甚至全球的通讯网络互通，这些优点使得以SDH为基础的传输网成为光通讯网建设的主导方向。但新的网络是在原有的网络基础上建设起来的，新的SDH网络需要兼容以前的PDH(准同步数字体系)结构网络，满足信息从SDH体系结构到PDH体系结构之间的传输，实现通讯信息可以穿越不同的通讯网络结构。当SDH网络和原有的PDH网络同时存在，低速信号需要穿过SDH体系传输时，应用于PDH体系中低速信号到高速信号的简单复用方式无法采用。实现不同体系的复用必须采用不同的复用方式。对于准同步数字体系，支路信号E3(34.368Mbit/s，+-20PPMbit/s)或T3(44.736Mbit/s，+-20PPMbit/s)实现到SDH帧结构的复用传输，需要经过塞入调节位和固定塞入位，加上通道开销字节，复用到SDH帧结构中去；同样当信号从SDH帧结构到PDH结构的解复用时，需要解复用出虚容器信号，去掉开销字节、固定塞入字节和调节字节，恢复出E3或T3信号，这就要涉及泄漏控制，同时还要要从带有间隙的E3或T3数据信号中提取出时钟信号。解复用电路是实现信号从SDH帧结构到PDH结构传输的关键电路，关系到信号穿过不同体系时时钟的同步信息和抖动(jitter)指标。对于低速PDH信号(E1/T1/E2/T2)的解复用，通常采用速率为高于所恢复的支路信号对应的时钟十几到几十倍的高速时钟采用不同比例分频的办法提取时钟信号，如美国专利US5297180：digital clock dejitter circuitsfor degenerating clock signals with minimal jitter和美国专利US5289507：clock dejitter circuits for regenerating jittered clocksignals)。上述专利只适合于所恢复的时钟频率比较低(＜30Mbit/s Hz)的情况，而对于所恢复时钟频率很高的高速信号，系统往往难于提供更高速率的高速时钟源。另一方面在高速信号解复用中减小恢复后的时钟抖动问题也是电路设计需要解决的问题。现有技术中高速信号的恢复在实现上抛弃了分频的思想，而改用压控振荡电路来实现时钟的恢复，将从泄漏的数据流中提取时钟信息，变为采用直流电压信号控制压控振荡电路输出时钟信号，如美国专利US5052025：Synchronous digital signal to asynchronous digital signaldesynchronizer，以及美国专利US5157655：Apparatus for generating a DS-3signal from the data component of an STS-1 payload signal等。但这些专利存在以下缺点，尤其是在从SDH信号中恢复出E3/T3支路信号时，存在以下缺点：需要输入高速时钟(一般采用STM-1等级155.520Mbit/s时钟、STM-0等级51.840Mbit/s或更高速率等级时钟)来实现泄漏控制，提高了整个电路装置的复杂程度，不利于设备系统设计；泄漏基准只是依据指针调整，而不能将随机位调节泄漏掉，恢复出的支路信号存在较大的抖动值；采用单极先入先出(FIFO)缓存器结构，将泄漏控制和时钟恢复在一体实现，从而减小了锁相环电路的跟踪速度，这就需要锁相环电路有大的带宽，同时恢复出信号抖动也很大等。

发明内容

本发明所要解决的技术问题是克服现有技术中对从同步数字传送体系信号中恢复出E3/T3支路信号时，需要输入高速时钟信号的技术问题。

进一步地，本发明所要解决的技术问题是克服现有技术中对从同步数字传送体系信号中恢复出E3/T3支路信号时，不能对随机位调节进行泄漏控制的技术问题。

进一步地，本发明所要解决的技术问题是克服现有技术中对从同步数字传送体系信号中恢复出E3/T3支路信号时，采用单极先入先出(FIFO)缓存器结构，恢复出的信号抖动较大的技术问题。

实现本发明所要解决的技术问题而采取的技术方案概括如下。

一种从同步数字传送体系接收带有间隔的信息数据，恢复出小抖动、无间隔的E3/T3支路信号的装置，包括：

(1)字节数据合成电路，用来接收同步数字传送体系的信号，产生带大间隔的8位的字节的数据信息；

(2)低速时钟产生电路，用来产生低速时钟信号，所述低速时钟信号的速率低于同步传送体系中STM-1或STM-0等级信号对应的时钟信号的速率；

(3)锁相环电路，其与低速时钟产生电路相连接，用来对接收的所述低速时钟信号进行速率转换和相位跟踪，产生与E3/T3支路信号速率相同的时钟信号；

(4)第一级先入先出缓存电路，其与低速时钟产生电路、字节数据合成电路相连接，用来在所述低速时钟信号控制下存储所述带大间隔的8位的字节数据信息；

(5)缓存器读取控制电路，其与第一级先入先出缓存电路、低速时钟产生电路、锁相环电路和字节数据合成电路相连接，用来产生一个周期可变的时钟信号来控制第一级先入先出缓存电路对其所存储的所述带大间隔的8位的字节数据信息的读出，所读出的数据是带小间隔的8位的字节数据信息，所述周期可变的时钟信号是基于对所述带大间隔的8位的字节数据信息存在的指针调整和位调整的统计数值而产生的包含7、8或9个所述锁相环电路产生的时钟信号的时钟周期的时钟信号；

(6)第二级先入先出缓存电路，其与第一级先入先出缓存电路相连接，用来根据所述周期可变的时钟信号存储第一级先入先出缓存电路读出的带小间隔的8位的字节数据信息；

(7)缓存器空满测量电路，其与缓存器读取控制电路、第二级先入先出缓存电路和压控振荡电路相连接，用来接收所述周期可变的时钟信号和压控振荡电路产生的E3/T3支路信号对应的时钟信号，产生一个显示第二级先入先出缓存电路空满状态的电压指示信号；

(8)压控振荡电路，其与缓存器空满测量电路相连接，用来接收缓存器空满测量电路产生的空满状态的电压指示信号，产生E3/T3支路信号对应的时钟信号，所述E3/T3支路信号对应的时钟信号控制第二级先入先出缓存电路产生无间隔的E3/T3支路信号。

采用本发明的技术方案，在从同步数字传送体系信号中恢复出E3/T3支路信号时，只要求输入低速时钟，省略了对高速时钟的要求(如155Mbit/s时钟)，简化了电路设计，同时将位调整和指针调整统一泄漏，能够最佳地减少信号抖动，另一方面，由于采取了两级先入先出的缓存控制电路，将泄漏控制和时钟去抖动电路分开，提高了时钟恢复电路的跟踪速度和带宽，使恢复出的时钟信号的抖动大大减少。

附图说明

附图1是SDH体系中STM-1等级信号的AU-4结构示意图。

附图2是SDH体系中STM-1等级信号的AU-3结构示意图。

附图3是SDH系统中的T3信号子帧对应的帧结构示意图。

附图4是SDH系统中的E3信号子帧对应的帧结构示意图。

附图5是SDH系统中的E3信号子帧中一行对应的帧结构示意图。

附图6是本发明的电路结构原理图。

附图7是附图6的缓存器读取控制电路的原理图。

附图8是附图6的缓存器空满测量电路和第二级先入先出缓存电路的原理图。

具体实施方式

下面将结合附图，举例说明本发明的一个实施的方式。

SDH同步数字传送体系的STM-1等级相应的帧结构采用9行*270列字节帧结构，时隙采用字节间插方式组成帧结构，在附图1中给出帧结构示意图，其中在一帧中，帧机构的前9列是段开销字节POH和指针字节，其中的1-3行是再生段开销RSOH、5-9行是复用段开销MSOH、第4行是指针字节，余下信息字节A、B、C的是信息净负荷区域，在AU4-TUG3方式中，E3或T3信号组成3个虚容器VC3，加上指针字节组成TUG3，复用进STM-1帧结构中。在SDH的STM-1对应的AU3方式下的帧结构，在附图2中，E3或T3支路信号组成的VC3中插入两列固定塞入，加上AU3指针直接塞入STM-1帧结构中。E3或T3信号中插入固定塞入位、机会调节位和机会调节控制位组成子帧，子帧加上开销字节组成C3。虚容器VC3由9行85列组成，第一列是通道开销字节(POH)，剩余84列是C3容器信息，可以是E3或T3(DS3)信息结构的净负荷。T3信息每行组成为一子帧，9个子帧组成C3容器信息。在T3信息子帧中有43个固定塞入位，5个塞入控制位，1个调整机会位，2个通信开销位，其余的是621个信息位，每一位即一比特。5个塞入控制位控制调整机会位是固定塞入还是信息位，以实现信息速率的调整。从SDH帧结构中解复用出VC3，取掉VC3的通道开销字节POH，固定塞入位、塞入控制位、通信开销位后，得到T3信号，从带有大量间隔的T3信号中提取相应的T3时钟信号(44.736Mbit/s+-20PPMbit/s)，消除因指针调整和固定塞入带来的信号抖动，完全实现T3支路信号(PDH体系信息结构)的恢复，这样带间隔和调整的信号完全转变为满足要求的无间隔、小抖动的T3信号和T3时钟信号(44.736Mbit/s+-20PPMbit/s)。附图3表示一个在SDH系统中的T3子帧的典型帧结构，一行86个字节(附图3、4和5中下方的数字0、1、2……60、86表示对应的字节序号)，POH是通道开销字节，3-86列的84字节的净负荷中有621位信息比特、43个固定塞入比特R、2个0比特、5个塞入控制比特C和1个调整机会比特S。对于E3，子帧中有1431位信息比特、573个固定塞入比特、10个调整控制比特和2个调整机会比特。对E3信息，每3行组成一个子帧，3个子帧组成C3。每个子帧有两套5个塞入控制位(共10位)，2个塞入机会位，573个固定塞入位，1431个信息位，其中5个塞入控制位控制调整机会位是固定塞入还是信息位，以实现信息速率的调整。从SDH信息结构中解复用出VC4，取掉VC上的开销字节、指针字节和固定塞入字节，再取掉VC3的通道开销字节POH，固定塞入字节、塞入控制位、通讯开销位，得到E3信号，从有大量间隔的E3支路信号中提取相应E3时钟信号(34.368Mbit/s+-20PPMbit/s)，消除指针调整和固定塞入带来的信号抖动，实现E3信号的恢复，这样带间隔和指针调整的信号完全转变为无间隔、小抖动的E3信号(34.368Mbit/s+-20PPMbit/s)。先面结合附图6、附图7和附图8，详细说明本发明的一种具体实施方式。

字节数据合成电路100从同步数字体系(SDH)接收信号，从相应的子帧上取出带间隔的净负荷信息数据，拼凑成8位的字节数据DIN[7：0]，DIN[7：0]在数据总线上8位并行输出，所述电路同时输出的还有指示信号PL，用来指出数据总线DIN[7：0]上的数据是否是有效的净负荷信息字节。数据总线上形成的信息数据DIN[7：0]是带大间隔的数据，由低速时钟产生电路100产生的时钟信号CLKIN将数据DIN[7：0]采样进第一级先入先出缓存电路200中，指示信号PL指出数据总线DIN[7：0]上的数据是否是有效信息字节。其中时钟信号CLKIN的速率要比准同步E3或T3支路信号对应的时钟信号的速率要低，如STM-1等级155.520Mbit/s时钟的16分频、8分频、4分频以及2分频对应的低速时钟频率，当然也包括当SDH信号是STM-0等级时，所述输入的时钟信号CLKIN为51.840Mbit/s时钟的16分频、8分频、4分频以及2分频对应的低速时钟频率。在本实施方式中选取时钟信号CLKIN的速率大小为19.440Mbits/S(155.520Mbit/s时钟的8分频对应的时钟频率)。对E3信号，在没有指针调整和位调节的条件下，频率为34.368Mbit/s的信号在125us的帧周期中，指示信号PL出现537次。对T3信号，在没有指针调整和位调节的条件下，频率为44.736Mbit/s的信号在125us的帧周期中，指示信号PL出现699次。在附图6中，图中给出本发明的电路结构原理图。电路包括两级先入先出(FIFO)缓存电路，分别为200和300。第一级先入先出缓存电路200由时钟信号CLKIN(19.440Mbit/s的时钟)和指示信号PL将数据总线DIN[7：0]上的数据写入先入先出缓存器(FIFO)中，并由分频电路27输出的时钟信号CLKDIV将数据DI[7：0]读出第一级先入先出缓存电路200，写入第二级先入先出缓存电路300中。从第二级先入先出缓存电路300中的读地址信号发生电路40和写地址信号发生电路41在具有先入先出(FIFO)特性的字节先入先出存储器51复位后赋新值，新的读写地址间距最大，在本实施例中空满率为50％，当然也可以取其他值。在读、写时钟信号CLK_POUT、CLKDIV控制下，地址加1增长，达到最大值后下一值为零。本实施例中，对读、写地址采用格林码处理(当然不排除用其他由0和1构成的码型)，读写地址比较器50通过对输入的读写地址的值进行比较，测量出字节先入先出存储器51的空满状况，给出满指示信号、空指示信号或溢出指示信号。空满指示信号表示字节先入先出存储器51的空满趋向，溢出状态表示读、写地址相同，对异步的先入先出性质的字节先入先出存储器51，读、写地址相同是瞬态的，因此采用握手控制信号，实现异步字节先入先出存储器51的读、写地址同步复位。第二级先入先出缓存电路300在由分频电路27输出的时钟信号CLKDIV控制下将数据DI[7：0]写入字节先入先出存储器51中，在时钟CLK_POUT控制下将数据字节先入先出存储器51从读出。写入地址读出地址的值由写地址信号发生电路40根据时钟CLKDIV产生，读出地址由读地址信号发生电路41根据时钟CLK_POUT产生。锁相环电路600实现时钟信号的转变和相位跟踪，将输入的时钟信号CLKIN(19.44Mbit/s)转变为速率为34.368Mbit/s或44.736Mbit/s的时钟信号。当时钟信号CLKIN发生频率偏移时，锁相后的时钟也跟着偏移，锁相后输出的时钟信号CLK_PLL输入到缓存器读取控制电路400中。缓存器读取控制电路400对输入信息数据计算，产生泄漏控制信号。分频电路27对时钟信号CLKIN分频，生成分频时钟CLK_PLL，实现指针泄漏功能。图7是缓存器读取控制电路400的详细原理图。计数器20对输入指示信号PL计数，在帧头信号FRAME出现时，计数器20复位为零，此后当数据线为有效信号，也就是根据指示信号PL，计数器20开始累加有效信号数据的个数，累加结果输出到累加器21中，和数值537(对应E3)或699(对应T3)比较。在没有指针调节和位调节的情况下，计数器20累计的值为537或699。当出现指针调节和位调节时，累加的结果大于537或699，表示存在指针负调节或位负调节，比较器21给出差值和负调节指示信号，而当出现指针调节和位调节时，累计的结果小于537或699，表示存在指针正调节或位正调节，比较器给出差值和正调节指示信号。比较器21在每帧信号计数结束时进行比较，给出比较结果。比较结果输出到累加器22，累加器22累加每帧的比较器21的比较结果，累加的结果指出需要泄漏的8位的字节数目。累加器22同时根据位泄漏计数器30输出的泄漏指示信号进行减1操作，减去已经泄漏掉的字节数。累加器22给出指针调整状态指示信号：正指针调整、负指针调整或没有指针调整。调整指示信号用POIN_ADD和POIN_DEC表示.POIN_ADD表示有正指针调整，POIN_DEC表示有负指针调整，两者值相同时表示没有指针调整。位泄漏前锁存器24和位泄漏后锁存器26实现异步锁存操作功能。位泄漏前锁存器24在时钟信号CLKIN(19.44Mbit/s)控制下锁存累加器22输出指针调整状态指示信号POIN_ADD和POIN_DEC，由泄漏控制电路23输出的锁存使能信号控制位泄漏前锁存器24的使能，当允许锁存时，锁存一次累加器22输出指针调整指示信号，即采样一次指针调整指示信号。位泄漏前锁存器24输出指针调节指示中间信号ADDI和DECI.ADDI是POIN_DEC的采样结果信号，表示在负调节的情况下，时钟信号CLKDIV需要增加，增加一个单位的时钟周期，即泄漏一个负调节位。DECI是POIN_ADD信号的采样结果，表示在正调节的情况下，时钟信号CLKDIV需要减小，减少一个时钟周期，即泄漏一个正调节位。位泄漏后锁存器26在时钟分频电路27输出的时钟信号CLKDIV控制下锁存前级锁存器24的输出结果ADDI和DECI，同时在分频电路27输出的位泄漏清除结束信号CLR的控制下异步清零，清除锁存器的结果。位泄漏后锁存器26的输出结果是ADD和DEC，控制分频时钟增加和减小一个(CLKPLL)时钟周期，实现泄漏一个位调整。ADD和DEC控制分频电路27，改变分频信号的分频周期，输出的时钟信号CLKDIV相应地增加或缩短一个(CLKPLL)时钟周期，时钟信号CLKDIV是周期可变得信号，以此实现泄漏功能。锁相环电路600的输出时钟信号CLKPLL(34.368Mbit/s或44.736Mbit/s)是分频电路27的输入时钟，分频电路27对时钟CLKPLL进行8分频，输出占空比是50％的时钟信号CLK_DIV。分频电路27输出的时钟信号CLKDIV，即高、低电平占4个CLKPLL时钟周期。当出现泄漏控制信号ADD有效时，输出一个低电平占4个CLKPLL时钟周期，高电平占3个CLKPLL时钟周期的时钟，即包含7个CLKPLL时钟周期的时钟信号CLKDIV。当出现泄漏控制信号DEC有效时，输出一个低电平占4个CLKPLL时钟周期，高电平占5个CLKPLL时钟周期的时钟，即包含9个CLKPLL时钟周期的时钟信号CLKDIV。在有泄漏控制信号ADD或DEC的分频结束后，分频电路27输出一个泄漏结束清零信号CLR，表示缓存器读取控制电路400完成一次位泄漏。泄漏结束清零信号CLR清除位泄漏后锁存器26，并使泄漏指示信号ADD和DEC复位。分频电路27在没有泄漏控制信号下进行8分频，并输出占空比为50％的时钟信号CLKDIV，包含8个CLKPLL时钟周期的时钟信号CLKDIV。泄漏清零信号CLR输入到位泄漏计数器30，计数器30是二进制3位计数器，计数到8时输出溢出指示信号到累加器22，表示泄漏位数达到8个，即泄漏了一个字节，使累加器22减去1，即减去泄漏掉的1个字节。泄漏控制电路23包括一个减1计数器，在帧头信号FRAME出现时开始泄漏率LEAP_RATE对减1操作，每帧减1，当减到零时，重新置输入泄漏率LEAP_RATE，并输出允许泄漏指示信号到位泄漏前锁存器24，允许位泄漏前锁存器24采样累加器22输出累加结果指示信号，并开始控制泄漏一位信号。此后泄漏控制电路23进行每帧减1的计数操作。改变泄漏率LEAP_RATE值的大小，可以改变泄漏间隔，实现所需要的泄漏率。泄漏间隔率信号LEAP_RATE的值由后面叙述的泄漏率估计电路(附图中未有表示)。

缓存器读取控制电路400实现泄漏控制的具体工作原理是：计数器20对每帧中信息字节进行计数，计数结果输出到比较器21和基准数据(没有指针调整和位调整时的有效数据字节数目)进行比较，比较的结果表示出本帧信号中指针调节和位调节的数目。对于位调节，每一次位调节仅变化一位比特，而比较器21是按字节计数比较，无法即刻反映出位调节的情况。当位调节在相同的方向上调节的数目达到8个时，就有一个字节的变化，这时比较器21可以真实地反映出调节的变化情况。位调节在正负方向上来回调节时，相互之间抵消，不需要进行泄漏。因而对于位调节，缓存器读取控制电路400具有滞后的特点，即具有低阶滤波的特点。同样对指针调节也有一样的作用，因为一次指针调节对一个虚容器(VC3)来说表示净负荷信息字节在帧结构中移动了一个字节，但由于存在固定塞入信息和其他非有效信息，当一个指针调节时，实际上总线上的有效信号变化量可能为0、1、6、7或8比特，只有变化量为8比特或同一方向上累加到8比特时，才在比较器21中直接比较出来。比较器21的比较结果直接送给累加器22，累加每帧中指针调节和位调节的个数，同时根据位泄漏计数器30的计数结果，减去已泄漏的字节。累加器22累加的结果表示需要泄漏的字节数，并送到位泄漏前锁存器24，锁存器24在泄漏控制电路23的控制下，按要求的泄漏间隔率LEAK_RATE来锁存(采样)累加器22的累加结果。一次泄漏结束后，根据位泄漏清除结束信号CLR异步复位前锁存器24的结果。位泄漏前锁存器24的锁存结果送给位泄漏后锁存器26，位泄漏后锁存器26在分频时钟分频电路27输出的时钟信号CLKDIV的控制下锁存前锁存器的锁存结果。两个锁存器的时钟是非同步，以实现异步控制信号的可靠传递。位泄漏后锁存器26的锁存结果直接控制分频电路27，使分频后时钟信号CLKDIV在时间上提前或滞后一个CLKPLL时钟周期，通过所述时钟信号CLKDIV控制第一级先入先出缓存电路200的对输入的信息数据DIN[7：0]信号进行读取，并输出具有较小抖动的并行数据信号DI[7：0]。每实现一个位泄漏后，分频电路产生位泄漏清除结束信号CLR，表示一个位泄漏结束。位泄漏计数器30对位泄漏清除信号CLR计数，当计数到8位时，即实现一个字节的泄漏，位泄漏计数器30输出字节指示信号，送给累加器22，表示泄漏位数达到8，即一个字节，累加器22减1，通过这样实现一个位的泄漏功能和一个字节的泄漏功能。

第二级先入先出缓存电路300包含字节先入先出存储器51，字节先入先出存储器51是一个具有大字节深度的先进先出缓存器，在本实施方式中，所述存储器是64字节深的先进先出缓存器。地址读、写信号分别由读地址信号发生电路41和写地址信号发生器电路40产生。从第一级先入先出缓存电路200中输出的数据DI[7：0]在分频时钟电路27输出的时钟信号CLKDIV的控制下写入字节先入先出存储器51，由并行时钟CLK_POUT从第二级先入先出缓存电路300中读出并行数据D[7：0]，读出的并行数据D[7：0]写入并/串行数据转换电路80，转变成34.368Mbit/s(E3)或44.736Mbit/s(T3)串行信号DOUT并输出。并/串行数据转换电路80的输入时钟信号CLK_OUT来自压控振荡电路700，时钟信号CLK_OUT经8分频后产生并行时钟CLK_POUT，提供给读地址信号发生电路41和读分频计数器43。读、写地址产生电路41、40是6位计数器，写地址信号发生电路40对写入字节先入先出存储器51的时钟信号CLKDIV进行计数，产生写地址信号。读地址信号发生电路41对读字节先入先出存储器51的时钟信号CLK_POUT计数，产生读地址信号。在复位后读写地址信号发生电路41、40分别复位为00000和100000，读写地址之间距离最大，此后对各自对应的时钟信号加1计数，计数满后为000000，并继续加1计数。读、写地址信号发送给字节先入先出存储器51提供读和写的地址。同时对读、写的地址信号进行格林码变换，变成格林码地址信号。所述两格林码地址信号比较，当相同时产生异步复位信号。读分频计数器43和写分频计数器42是与读、写地址信号发生电路41、40相应也是6位的计数器，对字节先入先出存储器51读、写时钟信号CLKDIV、CLK_POUT进行计数，取所述读、写计数器的计数结果字节的最高有效位信号MSB1和MSB2作为读写时钟的鉴相信号。写计数器42复位后内容000000，读计数器43复位后的内容为010000，鉴相信号MSB1和MSB2输入异或门逻辑电路44，逻辑运算结果输出给低通滤波电路45，低通滤波电路45是二阶有源电路，具有大的时间常数，能消除高频脉冲信号的波动和干扰，来满足信号对抖动指标的要求。低通滤波电路45滤波后的输出的电压信号CTRL控制压控振荡电路700，使其输出E3/T3对应的时钟信号CLKOUT。

带大间隔的数据信号DIN[7：0]，写入第一级先入先出缓存电路200的缓存后，在缓存器读取控制电路400输出的分频时钟信号CLKDIV的控制下进行泄漏，并输出带小间隔的数据流信号DI[7：0]。在没有指针调整和位调整时的情况下，时钟信号CLKDIV是没有抖动、占空比为50％的均匀时钟信号，这个时钟信号将数据信号DI[7：0]从第一级先入先出缓存电路200读出，以实现抖动消除操作，当有指针调整和位调整时，时钟信号CLKDIV是占空比变化(相对于50％)的时钟信号，时钟信号CLKDIV带有大的抖动。将时钟信号CLKDIV和最终恢复出的E3/T3支路信号对应的时钟信号CLKOUT分别输入写分频计数器42和读分频计数器43，所述计数器的计数结果字节的最高有效位信号MSB1和MSB2的一比特信息表示两个时钟信号的相位关系，所述信号MSB1和MSB2经异或门逻辑电路44后输出控制信号CLKCTRL。所述控制信号CLKCTRL的频率是信号MSB1和MSB2的2倍，占空比随时钟信号CLKDIV和CLKOUT相位关系的变化而变化。当时钟信号CLKDIV的占空比变化时，时钟信号CLKDIV和CLKOUT相位关系也发生变化，控制信号CLKCTRL的占空比也相应随之发生变化。二阶低通滤波电路45将占空比变化的信号CLKCTRL滤波后，输出直流信号CTRL控制压控振荡电路700，压控振荡电路700包含线性电压控制振荡器，在本实施方式中，控制电压范围在0.5-4.5V(但不限于此电压范围)。当输入电压在2.5V时，压控振荡电路700输出控制中心频率34.368Mbit/s或44.736Mbit/s的时钟信号。当读分频计数器43和写分频计数器42复位后，计数器的值置为010000和000000，信号MSB1和SB2经异或门逻辑电路44逻辑运算后时钟信号CLKCTRL 50是占空比为50％的时钟信号，经低通滤波电路45滤波后输出的电压值是2.5V。2.5V电压信号控制压控振荡电路700恢复出E3/T3对应的时钟信号CLKOUT。当有正泄漏时，时钟信号CLKDIV滞后一个CLKPLL时钟周期，相应地写分频计数器42的高位信号MSB1也滞后，经异或门逻辑电路44逻辑运算后的输出信号CLKCTRL高电平部分变窄，低电平部分变宽，占空比变小，经低通滤波电路45滤波后的电压信号CTRL将小于2.5V，压控振荡电路700恢复出的时钟信号CLK_OUT的频率变小，读分频计数器43的输入时钟信号CLK_POUT是时钟信号CLK_OUT的8分频输出时，相应地读分频计数器43输出的最高有效位MSB2也跟着变慢滞后，从而形成一个闭环系统。同样当存在负泄漏时，时钟信号CLKDIV加快超前，时钟信号CLKDIV的占空比大于50％，滤波后的控制电压CLKCTRL大于2.5V，相应恢复出的时钟CLKOUT也加快。

第二级先入先出缓存电路300的读、写地址由地址信号发生电路41、40产生，写地址信号发生电路40对时钟信号CLKDIV计数，读地址信号发生电路41对时钟信号CLK_POUT计数。地址信号除给字节先入先出存储器51提供读写地址信号外，还进行格林码变换，变换成格林码后输入到读写地址比较器50进行比较。当读、写地址信号相同时读写地址比较器50输出异步复位信号，表明读写地址相同，字节先入先出存储器51出现溢出。应用格林码进行异步比较，每次时钟变化时只有一位地址信号变化，可以避免两个异步地址信号变化时，信号的瞬态不稳定带来误判问题。读写地址比较器50输出的复位信号同时异步复位地址信号发生电路40、41和分频计数器42、43，复位后所述电路相应的值分别为000000、100000、000000和010000，此时读、写地址之间的距离最大，字节先入先出存储器51的空满率程度为50％，同时计数器的最高有效位MSB1和MSB2的一比特信息经逻辑电路异或门逻辑电路44运算后输出的控制时钟信号CLKDIV的占空比正好是50％，时钟信号CLKOUT的频率位于E3/T3标准中心时钟频率。当由于为实现位泄漏，时钟信号CLKDIV相位频率发生变化时，字节先入先出存储器51的读、写地址也跟着发生变化，其空满程度也发生变化。同时由读分频计数器43、写分频计数器42异或门逻辑电路44，低通滤波电路45和压控振荡电路700组成的闭环系统中控制变量也相应发生变化，以控制恢复时钟信号CLK_OUT的频率作相应的调节，以调节字节先入先出存储器51的空满程度，将空满率调节到50％。当选择的读、写分频计数器42、43位数较大、低通滤波电路45的截止频率较低、闭环系统的开环放大系数较小等情况下，实际上闭环系统的反应会很迟缓，调节过程在较大的时间范围内完成，所恢复出的时钟信号CLK_OUT抖动比较小。在泄漏间隔均匀时，恢复出时钟信号的抖动值减小很多，调节输入泄漏控制电路23的泄漏间隔率LEAK_RATE，可以实现满足抖动指标要求的E3/T3时钟信号和数据流的输出。泄漏间隔率LEAK_RATE由一个单独的泄漏率估计电路提供，电路根据一段时间(如10秒)内指针调节和位调节的统计情况，预算、估计出以后调节的频率，相应地给出泄漏间隔率常数LEAK_RATE，并随时更改泄漏率常数，动态地跟踪系统的调节情况。大容量(或深度)的具有先入先出(FIFO)特性的字节先入先出存储器51可以更进一步减小恢复出时钟信号的抖动值。

尽管参照实施方式对所公开的从同步数字传送体系恢复出小抖动、无间隔的E3/T3支路信号的装置进行了特别描述，本领域技术人员将能理解，在不偏离本发明的范围和精神的情况下，可以对它进行形式和细节的种种修改。因此，以上所建议的但不局限的修改都在本发明的范围之内。

Claims (10)

1、一种从同步数字传送体系中恢复出E3/T3支路信号的装置，包括：

(1)字节数据合成电路，用来接收同步数字传送体系的信号，产生带大间隔的8位的字节的数据信息；

(2)低速时钟产生电路，用来产生低速时钟信号，所述低速时钟信号的速率低于同步传送体系中STM-1或STM-0等级信号对应的时钟信号的速率；

(3)锁相环电路，其与低速时钟产生电路相连接，用来对接收的所述低速时钟信号进行速率转换和相位跟踪，产生与E3/T3支路信号速率相同的时钟信号；

(4)第一级先入先出缓存电路，其与低速时钟产生电路、字节数据合成电路相连接，用来在所述低速时钟信号控制下存储所述带大间隔的8位的字节数据信息；

(5)缓存器读取控制电路，其与第一级先入先出缓存电路、低速时钟产生电路、锁相环电路和字节数据合成电路相连接，用来产生一个周期可变的时钟信号来控制第一级先入先出缓存电路对其所存储的所述带大间隔的8位的字节数据信息的读出，所读出的数据是带小间隔的8位的字节数据信息，所述周期可变的时钟信号是基于对所述带大间隔的8位的字节数据信息存在的指针调整和位调整的统计数值而产生的包含7、8或9个所述锁相环电路产生的时钟信号的时钟周期的时钟信号；

(6)第二级先入先出缓存电路，其与第一级先入先出缓存电路相连接，用来根据所述周期可变的时钟信号存储第一级先入先出缓存电路读出的带小间隔的8位的字节数据信息；

(7)缓存器空满测量电路，其与缓存器读取控制电路、第二级先入先出缓存电路和压控振荡电路相连接，用来接收所述周期可变的时钟信号和压控振荡电路产生的E3/T3支路信号对应的时钟信号，产生一个显示第二级先入先出缓存电路空满状态的电压指示信号；

(8)压控振荡电路，其与缓存器空满测量电路相连接，用来接收缓存器空满测量电路产生的空满状态的电压指示信号，产生E3/T3支路信号对应的时钟信号，所述E3/T3支路信号对应的时钟信号控制第二级先入先出缓存电路产生无间隔的E3/T3支路信号。

2、根据权利要求1所述的装置，其特征在于所述第二级先入先出缓存电路还包括并/串行数据转换电路，用来将8位字节的数据转化为E3/T3支路信号，并对压控振荡电路产生的E3/T3支路信号对应的时钟信号进行8分频转换。

3、根据权利要求1所述的装置，其特征在于所述低速时钟产生电路产生的时钟信号的速率为同步传送体系中STM-1等级155.520Mbit/s时钟的16分频、8分频、4分频以及2分频对应的低速时钟频率，或者STM-0等级51.840Mbit/s时钟的16分频、8分频、4分频以及2分频对应的低速时钟频率。

4、根据权利要求1所述的装置，其特征在于所述锁相环电路的输入时钟信号和输出产生的时钟信号具有是相同的相位和具有相应的频率偏移。

5、根据权利要求1所述的装置，其特征在于所述缓存器读取控制电路还包括计数器，用来统计字节数据合成电路产生带大间隔的8位的字节数据信息中每一数据帧的有效净负荷信息比特位，所述计数器是以字节为一个计数单位，所述字节是8位比特的字节。

6、根据权利要求5所述的装置，其特征在于所述缓存器读取控制电路还包括比较器、累加器、分频电路、位泄漏计数器和泄漏控制电路，比较器用来将所述计数器的计数结果与数值537或699进行比较，累加器用来将所述比较器的比较结果累加，累加结果控制分频电路，分频电路对所输入的锁相环电路产生的时钟信号进行分频，以产生包含7、8或9个所输入的锁相环电路产生时钟信号的时钟周期的时钟信号，每产生一个包含7或9个所输入的锁相环电路产生时钟信号的时钟周期的时钟信号，位泄漏计数器计数一次，每计数8次产生一个字节单位的输出信号，送往累计器进行减1操作，所述位泄漏计数器每计数一次，泄漏控制电路对输入的泄漏间隔率进行减1操作。

7、根据权利要求6所述的装置，还包括泄漏率估计电路，用来根据一段时间内所述带大间隔的8位的字节数据信息存在的指针调整和位调整的统计情况，预估出下一时间段的指针调整和位调整的出现次数，并产生泄漏间隔率，送给所述泄漏控制电路。

8、根据权利要求1所述的装置，其特征在于所述第二级先入先出缓存电路还包括字节先入先出存储器和与其相连的写地址信号发生电路、读地址信号发生电路，所述由第一级先入先出缓存电路读出的带小间隔的8位的字节数据信息根据所述写地址信号发生电路产生的地址信号写入字节先入先出存储器中，所述字节先入先出存储器存储的8位的字节数据信息根据读地址信号发生电路产生的地址信号被读出。

9、根据权利要求8所述的装置，其特征在于第二级先入先出缓存电路还包括还包括读地址比较器和写地址比较器，用来将所述读地址信号和写地址信号发生电路产生的读地址和写地址信号进行格林码变换后再比较。

10、根据权利要求1所述的装置，其特征在于所述缓存器空满测量电路还包括写分频计数器、读分频计数器、异或门逻辑电路和低通滤波器，所述写分频计数器对所述缓存器读取控制电路产生的周期可变的时钟信号进行计数，所述读分频计数器对压控振荡电路产生E3/T3支路信号对应的时钟信号进行计数，异或门逻辑电路对写分频计数器和读分频计数器的计数结果的最高有效位的比特信息进行比较，产生的比较结果输入到低通滤波器，低通滤波器将比较结果的高频成分滤除后，产生电压信号，所述电压信号表示第二级先入先出缓存电路的空满程度并输入压控振荡电路。

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