CN101217329B - 使用pdh的支路再定时系统 - Google Patents
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Abstract
本发明提供了一种支路再定时系统，包括：锁相环单元，用于输出准同步数字系列三次群信号时钟到缓冲单元，并根据来自鉴相单元的鉴相信号调整准同步数字系列三次群信号；鉴相单元，用于输出鉴相信号到锁相环单元，鉴相信号为来自系统时钟基准源的参考时钟与来自缓冲单元反馈的准同步数字系列三次群信号时钟之间的相差；以及缓冲单元，用于缓存来自上游电路的准同步数字系列三次群信号净荷，以及使用准同步数字系列三次群信号时钟从准同步数字系列三次群信号净荷中读取准同步数字系列三次群信号数据，并输出准同步数字系列三次群信号数据及准同步数字系列三次群信号时钟。通过本发明的技术方案实现了利用E3、T3业务信号向下游设备传输高质量的E3、T3业务信号，并且有效地降低了再定时电路的成本。
Description
技术领域
本发明涉及通讯领域，尤其涉及SDH传输设备中的支路再定时系统。
背景技术
目前传输设备普遍采用SDH(Synchronous Digital Hierarchy，同步数字系列)技术，这种技术较以前PDH(Plesiochronous DigitalHierarchy，准同步数字系列)技术有很多优点，比如开销字节丰富、管理能力强、业务生存能力强、同步复用方便业务上下等等。正因为具有这么多优点，SDH技术被广泛使用在传输设备当中，特别是灵活的下上支路业务特性，使得SDH设备功能得到大大加强。但是通过SDH技术传送的PDH支路信号存在着很大的漂移和抖动，并不能直接被下游设备作为业务定时信号。而此时下游设备如果又缺乏获得其它高精度定时信号的途径，就会导致通信异常。PDH支路信号不能直接作为下游设备的业务高精度时钟的原因如下：
1.PDH信号本身的定时标准较低，带有很大的相位噪声。而且业务设备在传输过程中会对这些相位噪声进行放大后输出，同时也会叠加额外的相位噪声在这些信号上。经过几级设备传递的定时链以后，时钟质量必然会下降很多。
2.PDH信号的允许频偏较大，超过了很多设备的定时基准允许输入频偏。比如E1信号(PDH一次群信号)允许输出频偏50PPM， E3信号(PDH三次群信号)允许输出频偏20PPM，而SDH设备的时钟基准允许输入频偏只有4.6PPM。因此如果直接使用未处理的PDH信号作为时钟基准，有可能导致下游设备的业务异常。
3.PDH业务进入SDH中VC(Virtual container，虚容器)传输时广泛采用异步映射模式，需要用填塞字节来调整码速率，从而在解映射时产生映射抖动；而SDH传输过程中需要用指针调整来弥补不同网元间的频率的差异，这就给PDH信号带来大量的结合抖动。这样从SDH设备输出的PDH信号就存在很大的抖动和漂移，从该PDH信号恢复出的时钟质量很差，不能作为下游设备的定时基准。
为了避免上述原因对同步定时系统带来的影响，需要采用支路再定时系统。传统的SDH支路再定时系统一般采用E1或T1等PDH一次群低速信号连接SDH网元和下游客户端设备，通过再定时系统给下游传送高质量的E1、T1等低速数据信号，从而使客户端设备获得高性能的同步时钟。但是如果SDH设备与下游客户端设备没有E1或T1接口相连接，这种方法就不适用。
发明内容
鉴于上述问题，在SDH设备与下游客户端设备没有E1或T1接口相连接的情况下，如果两者之间有PDH三次群信号E3或者T3接口相连接的话，我们就可以考虑用PDH三次群信号实现支路再定时功能。
因此本发明的目的在于提供一种利用PDH三次群信号的支路再定时系统，以克服现有技术中SDH设备与下游客户端设备没有E1或T1接口的情况下传统SDH支路再定时系统不能使用的缺陷，以向下游传输高质量的PDH三次群业务信号。
根据本发明的利用三次群信号的支路再定时系统，包括：锁相环单元，用于输出准同步数字系列三次群信号时钟到缓冲单元，并根据来自鉴相单元的鉴相信号调整准同步数字系列三次群信号时钟；鉴相单元，用于输出鉴相信号到锁相环单元，鉴相信号为来自系统时钟基准源的参考时钟与来自缓冲单元反馈的准同步数字系列三次群信号时钟之间的相差；以及缓冲单元，用于缓存来自上游电路的准同步数字系列三次群信号净荷，以及使用准同步数字系列三次群信号时钟从准同步数字系列三次群信号净荷中读取准同步数字系列三次群信号数据，并输出准同步数字系列三次群信号数据及准同步数字系列三次群信号时钟。
优选地，在上述的再定时系统中，锁相环单元是模拟锁相环或数字锁相环。
优选地，在上述的再定时系统中，模拟锁相环中包括选择器、有源低通滤波器和压控振荡器。
优选地，在上述的再定时系统中，选择器由以下中任一种构成：逻辑器件、逻辑门器件、继电器。
优选地，在上述的再定时系统中，逻辑器件是现场可编程门阵列逻辑器件。
优选地，在上述的再定时系统中，有源低通滤波器由运算放大器和阻容电路构成。
优选地，在上述的再定时系统中，压控振荡器的标准频率是准同步数字系列三次群信号的时钟频率，压控频率范围至少是准同步数字系列三次群信号允许频偏值两倍。
优选地，在上述的再定时系统中，缓冲单元是RAM或先进先出缓冲器，其容量至少为两帧。
优选地，在上述的再定时系统中，缓冲单元中包括自复位模块，用于在出现读写地址冲突的情况下，丢弃一帧数据，自行复位到初始状态。
优选地，在上述的再定时系统中还包括：控制功能单元，与支路时钟产生单元和再定时单元相连，用于控制再定时单元中鉴相单元的输出模式，在正常模式下，使鉴相单元输出缓冲器的读地址与写地址之差，在再定时模式下，使鉴相单元输出准同步数字系列三次群信号时钟与来自系统时钟基准源的参考时钟的相差。
优选地，上述的再定时系统与准同步数字系列三次群信号解映射电路中的支路时钟产生单元共用缓冲单元、锁相环单元和/或鉴相单元。
通过本发明的技术方案，实现了一种利用PDH三次群信号的支路再定时系统，其利用E3、T3业务信号向下游设备传输高质量的定时信号及数据信号，并且设计上采用了再定时系统与支路时钟产生电路共用缓冲器、鉴相单元和锁相环的方法，有效地降低了再定时系统的成本。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示例性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1是本发明实施例的PDH信号再定时系统方案示意图；
图2是本发明的PDH信号再定时系统设计实例示意图；
图3是根据本发明实施例的图2中的FIFO缓冲器和鉴相单元的实例结构示意图；以及
图4是根据本发明一个实施例的锁相环单元的电路结构示意图。
具体实施方式
以下将参照附图详细描述本发明的实施例。
首先参照图1，图1是本发明实施例的PDH信号再定时系统方案示意图。该方案在原有的SDH设备E3/T3解映射处理单元102的基础上增加一个再定时电路，同时对原解映射处理单元102增加控制功能单元108。图中共包括如下几个部分：1.E3/T3解映射处理单元102；2.控制功能单元108；3.再定时单元106；4.支路时钟产生单元104。
其中，E3/T3解映射处理单元102完成SDH信号下支路的解映射处理功能，通过检测C3帧数据、判断C、S、I比特，去除无用的填充字节，从中解出有效的E3/T3业务净荷。
控制功能单元108主要是一个二选一选择模块，用于自由选择支路时钟信号的输出是由再定时单元106输出的时钟信号还是从SDH业务中恢复的支路时钟信号。
再定时单元106包括E3、T3业务缓冲单元202、再定时锁相环单元204和鉴相单元206。缓冲单元202可以由双口RAM或者FIFO单元实现，为了满足再定时滑码性能的要求，一般需要其容量至少能缓存两帧业务。通常的设计都是为再定时功能提供单独的缓冲器， 本发明实施例中为了降低芯片资源需求，采用了和支路时钟产生单元104共用缓冲器的新颖设计，可以减少一个业务缓冲器，降低再定时单元106的成本。
支路时钟产生单元104包括缓冲器、锁相环单元和支路时钟恢复鉴相单元。锁相环单元可以用模拟锁相环PLL或者数字锁相环DLL实现。支路时钟恢复鉴相单元和再定时鉴相单元基本类似，差别在于：再定时鉴相主要是比较E3时钟和系统时钟的差值，而支路时钟恢复鉴相单元的输入来源于缓冲单元202读写地址的差值。通常的再定时电路设计需要提供锁相环电路，本发明采用了新的设计方法，通过选择鉴相信号的来源，再定时单元106可以和支路时钟产生单元104共用锁相环204以及鉴相单元206，不需要单独提供再定时锁相环和鉴相单元，有效地降低了资源需求，节约了成本。
另外，本发明中还可以仅共用缓冲器、锁相环、鉴相单元中的一个或两个。
下面结合附图2、3、4，仅以单路E3信号再定时设计实例进行描述，但所有的方案都适用于单路、多路E3、T3再定时电路。
参照图2，图2是本发明实施例的PDH信号再定时系统设计实例示意图，SDH信号通过E3解映射处理单元102以后，通过C、S、I比特判断，去除无用的填塞字节以后，将E3净荷写入到FIFO缓冲器202。鉴相单元206根据再定时命令选择需要输出的鉴相信号，其中再定时命令来自于控制单元功能108，控制功能单元108控制鉴相单元206的输出模式，正常模式下，鉴相单元206输出的鉴相信号是FIFO缓冲器202的读写地址差；而再定时模式下输出的鉴相信号是来自系统时钟基准源110的参考时钟与锁相环输出的E3时钟之间的相差，该鉴相信号输入到锁相环单元。锁相环单元204根据输入的鉴相信号，产生调整后的E3时钟，然后以此时钟为 读时钟，从FIFO缓冲器202内读出E3数据，并且输出该时钟，就得到了往下游设备传送的E3业务数据和时钟。
参照图3，图3是根据本发明实施例的图2中所示的FIFO缓冲器202和鉴相单元206的实例结构示意图。其中，FIFO缓冲器202是由一单比特宽度的FIFO缓冲器组成，其容量要满足缓存E3业务两帧的要求。FIFO缓冲器202的写时钟来源于系统时钟的分频，写数据来源于解映射后的E3净荷。FIFO缓冲器202的读时钟源自锁相环单元204的输出，通过该时钟读出FIFO缓冲器202中的数据。为了使有效的FIFO缓冲器202的初始容量最大，可以让读写地址的起始差值为FIFO缓冲器202标准容量的一半。为了避免在再定时情况下出现连续滑码，FIFO缓冲器202中设计了自复位模块，如果出现读写地址冲突，FIFO缓冲器202会丢弃一帧数据，自行复位到初始状态。在正常情况下，鉴相单元206跟踪FIFO缓冲器202的有效容量变化，根据读写地址差值的变化输出鉴相信号，此时鉴相单元206相当于图3中的FIFO读写地址差值鉴相单元206a。该鉴相信号可以由两个地址的高位数值直接异或而成。通过调节两者异或的比较位，可以改变正常鉴相的鉴相增益和锁相环的跟踪速度；再定时情况下，鉴相单元206的输出是E3时钟和系统时钟的相差，此时鉴相单元206相当于图3中的再定时时钟鉴相单元206b。一般情况下，两者并非同频时钟，不能直接比较相差。因此，需要1/M分频器210将系统时钟进行1/M分频，以及用1/N分频器212将E3时钟进行1/N分频。M值和N值根据实际需要而定，一般以两个时钟频率的最大公约数作为分频的基准值。其中，在图中206a和206b实际采用同一电路，由控制功能单元进行逻辑控制使其工作于两种不同的模式。
参照图4，图4是根据本发明一个实施例的锁相环单元电路结构示意图。由于数字锁相环电路需要使用高频时钟，产生成本较高，本设计实例采用的是模拟锁相环电路来产生E3时钟。通过二选一 选择器402选择锁相环控制信号的输入。该选择器可以由逻辑器件、逻辑门器件或者继电器实现，本实例是用FPGA逻辑器件完成二选一功能。有源低通滤波器404是由运算放大器和外围阻容电路构成，该低通滤波器要求很高，需要调节其滤波特性和带宽来满足正常E3时钟恢复和再定时E3时钟的各项指标。压控震荡器406标准频率为E3时钟频率，为了满足E3信号的频偏范围，压控频率范围至少为E3信号允许频偏值两倍以上。该压控振荡器的输出值即为再定时系统输出的E3时钟。
综上所述，通过本发明的技术方案，实现了一种利用PDH三次群信号的支路再定时系统，其利用E3、T3业务信号向下游设备传输高质量的E3、T3业务信号；并且设计上采用了再定时电路与支路时钟产生电路共用缓冲器、鉴相器和锁相环的方法，有效的降低了再定时电路的生产成本。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包括在本发明的保护范围之内。
Claims (11)
1.一种利用准同步数字系列信号的支路再定时系统，其特征在于包括：
锁相环单元，用于输出准同步数字系列三次群信号时钟到缓冲单元，并根据来自鉴相单元的鉴相信号调整所述准同步数字系列三次群信号时钟；
所述鉴相单元，用于输出所述鉴相信号到所述锁相环单元，所述鉴相信号为来自系统时钟基准源的参考时钟与来自所述缓冲单元反馈的所述准同步数字系列三次群信号时钟之间的相差；以及
所述缓冲单元，用于缓存来自上游电路的准同步数字系列三次群信号净荷，以及使用所述准同步数字系列三次群信号时钟从所述准同步数字系列三次群信号净荷中读取准同步数字系列三次群信号数据，并输出所述准同步数字系列三次群信号数据以及所述准同步数字系列三次群信号时钟。
2.根据权利要求1所述的再定时系统，其特征在于：所述锁相环单元是模拟锁相环或数字锁相环。
3.根据权利要求2所述的再定时系统，其特征在于：所述模拟锁相环中包括选择器、有源低通滤波器和压控振荡器。
4.根据权利要求3所述的再定时系统，其特征在于：所述选择器由以下中任一种构成：逻辑器件、逻辑门器件、继电器。
5.根据权利要求4所述的再定时系统，其特征在于：所述逻辑器件是现场可编程门阵列逻辑器件。
6.根据权利要求3所述的再定时系统，其特征在于：所述有源低通滤波器由运算放大器和阻容电路构成。
7.根据权利要求3所述的再定时系统，其特征在于：所述压控振荡器的标准频率是所述准同步数字系列三次群信号的时钟频率，压控频率范围至少是所述准同步数字系列三次群信号允许频偏值两倍。
8.根据权利要求1所述的再定时系统，其特征在于：所述缓冲单元是RAM或先进先出缓冲器，其容量至少为两帧。
9.根据权利要求8所述的再定时系统，其特征在于：所述缓冲单元中包括自复位模块，用于在出现读写地址冲突的情况下，丢弃一帧数据，自行复位到初始状态。
10.根据权利要求1所述的再定时系统，其特征在于还包括：
控制功能单元，用于控制所述鉴相单元的输出模式，在正常模式下，使所述鉴相单元输出所述缓冲单元的读地址与写地址之差，在再定时模式下，使所述鉴相单元输出所述准同步数字系列三次群信号时钟与来自所述系统时钟基准源的参考时钟的相差。
11.根据上述权利要求中任一项所述的再定时系统，其特征在于：所述再定时系统与准同步数字系列三次群信号解映射电路中的支路时钟产生单元共用所述缓冲单元、所述锁相环单元和/或所述鉴相单元。
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| Application Number | Priority Date | Filing Date | Title |
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Family
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|---|---|---|---|
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Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101217329B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101958786B (zh) * | 2009-07-16 | 2014-01-01 | 中兴通讯股份有限公司 | 一种产生定时信号的方法和装置 |
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| CN1428945A (zh) * | 2001-12-22 | 2003-07-09 | 深圳市中兴通讯股份有限公司上海第二研究所 | 一种从同步数字传送体系中恢复e3/t3支路信号的装置 |
| CN1841978A (zh) * | 2005-04-01 | 2006-10-04 | 大唐电信科技股份有限公司 | 实现多路信号再定时的方法及装置 |
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