JPH06326694A - データレート変換装置 - Google Patents
データレート変換装置Info
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- JPH06326694A JPH06326694A JP5112857A JP11285793A JPH06326694A JP H06326694 A JPH06326694 A JP H06326694A JP 5112857 A JP5112857 A JP 5112857A JP 11285793 A JP11285793 A JP 11285793A JP H06326694 A JPH06326694 A JP H06326694A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
- H04J3/076—Bit and byte stuffing, e.g. SDH/PDH desynchronisers, bit-leaking
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 ＮＤＦ等によるポインタ値の変更が生じたと
きに、ＦＩＦＯの動作点ずれを防ぐとともに、ジッタの
少ないリファレンス信号を生成する。 【構成】 STM-1フレーム構成の（SOH＋POH）バイトに
相当する第１分散パルスを発生し、スタッフバイトが存
在する場合は第２分散パルスを１フレームに１バイトず
つ増減することにより調整し、またSTMフレームの１フ
レームの中でPOHバイトの存在の規則性が崩れた場合、P
OH数変化検出回路119でそのPOH数の変化を検出し、その
過不足数に相当する第３分散パルスを１フレームに１バ
イト増減することにより調整し、これらの分散パルスを
合成して間欠クロックを生成する間欠クロック発生回路
106を備え、この間欠クロックによりＰＬＬ用リファレ
ンス信号を生成し、ＰＬＬにより生成したＣクロックに
よりＦＩＦＯ101の読みだしを行う。
きに、ＦＩＦＯの動作点ずれを防ぐとともに、ジッタの
少ないリファレンス信号を生成する。 【構成】 STM-1フレーム構成の（SOH＋POH）バイトに
相当する第１分散パルスを発生し、スタッフバイトが存
在する場合は第２分散パルスを１フレームに１バイトず
つ増減することにより調整し、またSTMフレームの１フ
レームの中でPOHバイトの存在の規則性が崩れた場合、P
OH数変化検出回路119でそのPOH数の変化を検出し、その
過不足数に相当する第３分散パルスを１フレームに１バ
イト増減することにより調整し、これらの分散パルスを
合成して間欠クロックを生成する間欠クロック発生回路
106を備え、この間欠クロックによりＰＬＬ用リファレ
ンス信号を生成し、ＰＬＬにより生成したＣクロックに
よりＦＩＦＯ101の読みだしを行う。
Description
【０００１】
【産業上の利用分野】本発明は、バッファメモリを用い
て、高次群信号に多重化された低次群信号を再生するデ
ータレート変換装置に関するものである。
て、高次群信号に多重化された低次群信号を再生するデ
ータレート変換装置に関するものである。
【０００２】
【従来の技術】ＣＣＩＴＴにおいて標準化された新同期
網であるＳＤＨ(SYNCHRONOUS DIGITALHIERARCHY)による
データ伝送を実現する際、オーバーヘッドの多重化過程
および多重分離過程において、複数のレートが存在す
る。基本的な多重化単位として、コンテナ（以下Ｃ）、
バーチャルコンテナ（以下ＶＣ）、ＳＴＭがある（ＣＣ
ＩＴＴ勧告Ｇ．７０７〜７０９参照）。
網であるＳＤＨ(SYNCHRONOUS DIGITALHIERARCHY)による
データ伝送を実現する際、オーバーヘッドの多重化過程
および多重分離過程において、複数のレートが存在す
る。基本的な多重化単位として、コンテナ（以下Ｃ）、
バーチャルコンテナ（以下ＶＣ）、ＳＴＭがある（ＣＣ
ＩＴＴ勧告Ｇ．７０７〜７０９参照）。
【０００３】図７はＳＴＭ−１フレーム構成である。図
７において、７０１はＣ−４フレーム、７０２はパスオ
ーバーヘッド（以下ＰＯＨ）、７０３はＶＣ−４フレー
ム、７０４はセクションオーバーヘッド（以下ＳＯ
Ｈ）、７０５はＡＵポインタ、７０６はＳＴＭ−１フレ
ームである。
７において、７０１はＣ−４フレーム、７０２はパスオ
ーバーヘッド（以下ＰＯＨ）、７０３はＶＣ−４フレー
ム、７０４はセクションオーバーヘッド（以下ＳＯ
Ｈ）、７０５はＡＵポインタ、７０６はＳＴＭ−１フレ
ームである。
【０００４】図７のように Ｃ−４フレーム７０１にＰ
ＯＨ７０２を多重したものがＶＣ−４フレーム７０３
で、ＶＣ−４フレーム７０３にＳＯＨ７０４およびＡＵ
ポインタ７０５を多重したものがＳＴＭ−１フレーム７
０６である。また、ＶＣ−４フレーム７０３はＳＴＭ−
１フレーム７０６に対し非同期であるため、ＡＵポイン
タ７０５により、ＶＣ−４フレーム７０３をＳＴＭ−１
フレーム７０６に多重化する際のＶＣ−４フレーム７０
３の先頭位相を示している。ここで、信号のレートはそ
れぞれ異なり、８ビットパラレルの状態で、Ｃ−４は１
８．７２Ｍｂｐｓ、ＶＣ−４は１８．７９２Ｍｂｐｓ、
ＳＴＭ−１は１９．４４Ｍｂｐｓであるため、多重化お
よび多重分離の際には、通常、バッファメモリを用いて
データのレート変換を行う手法がとられる。
ＯＨ７０２を多重したものがＶＣ−４フレーム７０３
で、ＶＣ−４フレーム７０３にＳＯＨ７０４およびＡＵ
ポインタ７０５を多重したものがＳＴＭ−１フレーム７
０６である。また、ＶＣ−４フレーム７０３はＳＴＭ−
１フレーム７０６に対し非同期であるため、ＡＵポイン
タ７０５により、ＶＣ−４フレーム７０３をＳＴＭ−１
フレーム７０６に多重化する際のＶＣ−４フレーム７０
３の先頭位相を示している。ここで、信号のレートはそ
れぞれ異なり、８ビットパラレルの状態で、Ｃ−４は１
８．７２Ｍｂｐｓ、ＶＣ−４は１８．７９２Ｍｂｐｓ、
ＳＴＭ−１は１９．４４Ｍｂｐｓであるため、多重化お
よび多重分離の際には、通常、バッファメモリを用いて
データのレート変換を行う手法がとられる。
【０００５】通常、ＳＴＭ−１データのレート変換を行
う際、ＳＴＭ−１データのオーバーヘッド（ＳＯＨ＋Ｐ
ＯＨ＋ＡＵポインタ）を除いた部分をＦＩＦＯに書き込
み、Ｃ−４レートの連続クロックでデータの読みだしを
行う（正／負スタッフがあるときはデスタッフ処理を行
い、ＦＩＦＯの書き込みクロックを制御する）。このＣ
−４レートの連続クロックを再生するためには、位相同
期ループを用いる。
う際、ＳＴＭ−１データのオーバーヘッド（ＳＯＨ＋Ｐ
ＯＨ＋ＡＵポインタ）を除いた部分をＦＩＦＯに書き込
み、Ｃ−４レートの連続クロックでデータの読みだしを
行う（正／負スタッフがあるときはデスタッフ処理を行
い、ＦＩＦＯの書き込みクロックを制御する）。このＣ
−４レートの連続クロックを再生するためには、位相同
期ループを用いる。
【０００６】以下、従来の例を図面を用いて詳細に説明
する。図４は従来のデータレート変換装置であり、図５
は図４における間欠クロック発生回路の一例を示すもの
であり、図６は図５における間欠クロックの出力タイミ
ングチャートを示すものである。
する。図４は従来のデータレート変換装置であり、図５
は図４における間欠クロック発生回路の一例を示すもの
であり、図６は図５における間欠クロックの出力タイミ
ングチャートを示すものである。
【０００７】図４において、４０１はＦＩＦＯ、４０２
はタイミング発生回路、４０３はＯＲゲート、４０４は
ＡＮＤゲート、４０５はスタッフ判定回路、４０６は間
欠クロック発生回路、４０７〜４０８は１／Ｎ分周回
路、４０９は位相比較器、４１０はローパスフィルタ、
４１１は電圧制御発振子、４１２はポインタ処理回路、
４１３はＳＴＭ−１データ入力端子、４１４はＳＴＭ−
１クロック入力端子、４１５はＣ−４データ出力端子、
４１６はＣ−４クロック出力端子、４１７はＳＴＭ−１
フレームパルス入力端子、４１８はデータレート変換装
置である。
はタイミング発生回路、４０３はＯＲゲート、４０４は
ＡＮＤゲート、４０５はスタッフ判定回路、４０６は間
欠クロック発生回路、４０７〜４０８は１／Ｎ分周回
路、４０９は位相比較器、４１０はローパスフィルタ、
４１１は電圧制御発振子、４１２はポインタ処理回路、
４１３はＳＴＭ−１データ入力端子、４１４はＳＴＭ−
１クロック入力端子、４１５はＣ−４データ出力端子、
４１６はＣ−４クロック出力端子、４１７はＳＴＭ−１
フレームパルス入力端子、４１８はデータレート変換装
置である。
【０００８】図５において、５０１は１／３０分周回
路、５０２はＡＮＤゲート、５０３はＤフリップフロッ
プ、５０４はＯＲゲート、５０５は１／２６１分周回
路、５０６はＯＲゲート、５０８〜５１０はイネーブル
付きＤフリップフロップ、５１１はＯＲゲート、５１２
はＮＡＮＤゲート、５１３はＪＫフリップフロップ、５
１４はＡＮＤゲート、５１５はインバータ、５１６〜５
１８はイネーブル付きＤフリップフロップ、５１９はＯ
Ｒゲート、５２０はＡＮＤゲート、５２１はＡＮＤゲー
ト、５２２はＤフリップフロップ、５２３はＡＮＤゲー
ト、５２４はＪＫフリップフロップ、５２５はＳＴＭ−
１クロック入力端子、５２６は正スタッフ信号入力端
子、５２７は負スタッフ信号入力端子、５２８はＳＴＭ
−１フレームパルス入力端子、５２９は間欠クロック出
力端子、５３０は間欠クロック発生回路である。
路、５０２はＡＮＤゲート、５０３はＤフリップフロッ
プ、５０４はＯＲゲート、５０５は１／２６１分周回
路、５０６はＯＲゲート、５０８〜５１０はイネーブル
付きＤフリップフロップ、５１１はＯＲゲート、５１２
はＮＡＮＤゲート、５１３はＪＫフリップフロップ、５
１４はＡＮＤゲート、５１５はインバータ、５１６〜５
１８はイネーブル付きＤフリップフロップ、５１９はＯ
Ｒゲート、５２０はＡＮＤゲート、５２１はＡＮＤゲー
ト、５２２はＤフリップフロップ、５２３はＡＮＤゲー
ト、５２４はＪＫフリップフロップ、５２５はＳＴＭ−
１クロック入力端子、５２６は正スタッフ信号入力端
子、５２７は負スタッフ信号入力端子、５２８はＳＴＭ
−１フレームパルス入力端子、５２９は間欠クロック出
力端子、５３０は間欠クロック発生回路である。
【０００９】以上のように構成されたデータレート変換
装置について、以下図４、図５および図６を用いてその
動作を説明する。
装置について、以下図４、図５および図６を用いてその
動作を説明する。
【００１０】図４に示すように、この装置は、ＳＴＭ−
１データ入力端子４１３より入力されるＳＴＭ−１デー
タのＣ−４データに該当する部分のみをＦＩＦＯ４０１
に書き込み、電圧制御発振子４１１より発生されるＣ−
４クロックによりＣ−４データをＦＩＦＯ４０１から読
みだしてデータレート変換を行う構成である。
１データ入力端子４１３より入力されるＳＴＭ−１デー
タのＣ−４データに該当する部分のみをＦＩＦＯ４０１
に書き込み、電圧制御発振子４１１より発生されるＣ−
４クロックによりＣ−４データをＦＩＦＯ４０１から読
みだしてデータレート変換を行う構成である。
【００１１】タイミング発生回路４０２において、ＳＴ
Ｍ−１フレームパルス入力端子４１７より入力されるＳ
ＴＭ−１フレームパルスをもとに、受信したＳＴＭ−１
データのＳＯＨ、ＡＵポインタのタイミングを検出し、
ポインタ処理回路４１２において生成したＶＣ−４デー
タの先頭位置を示すＶＣ−４フレームパルスをもとにＳ
ＴＭ−１データに含まれるＰＯＨタイミングを検出し、
さらにスタッフ判定回路４０５において、受信ポインタ
値からスタッフの有無を検出し、これらにより、受信Ｓ
ＴＭ−１データ内のＣ−４データ部分に該当するクロッ
クを生成し、これをＦＩＦＯ４０１の書き込みクロック
（ＷＣＫ）として用い、ＦＩＦＯ４０１にＣ−４データ
に該当するデータのみを書き込む。
Ｍ−１フレームパルス入力端子４１７より入力されるＳ
ＴＭ−１フレームパルスをもとに、受信したＳＴＭ−１
データのＳＯＨ、ＡＵポインタのタイミングを検出し、
ポインタ処理回路４１２において生成したＶＣ−４デー
タの先頭位置を示すＶＣ−４フレームパルスをもとにＳ
ＴＭ−１データに含まれるＰＯＨタイミングを検出し、
さらにスタッフ判定回路４０５において、受信ポインタ
値からスタッフの有無を検出し、これらにより、受信Ｓ
ＴＭ−１データ内のＣ−４データ部分に該当するクロッ
クを生成し、これをＦＩＦＯ４０１の書き込みクロック
（ＷＣＫ）として用い、ＦＩＦＯ４０１にＣ−４データ
に該当するデータのみを書き込む。
【００１２】また、間欠クロック発生回路４０６におい
て発生したクロック（ＧＣＫＣ）を１／Ｎ分周回路４０
７において１／Ｎ分周し、この信号を位相比較器４０９
のリファレンス入力（Ｒ）に入力する。そして、電圧制
御発振子４１１より発生したＣ−４クロックを１／Ｎ分
周回路４０８において１／Ｎ分周した出力を位相比較器
４０９のバリアブル入力（Ｖ）に入力する。１／Ｎ分周
回路４０７による出力と１／Ｎ分周回路４０８による出
力の位相比較結果をローパスフィルタ４１０を通して電
圧制御発振子４１１のコントロール電圧として入力し位
相同期ループを構成する。
て発生したクロック（ＧＣＫＣ）を１／Ｎ分周回路４０
７において１／Ｎ分周し、この信号を位相比較器４０９
のリファレンス入力（Ｒ）に入力する。そして、電圧制
御発振子４１１より発生したＣ−４クロックを１／Ｎ分
周回路４０８において１／Ｎ分周した出力を位相比較器
４０９のバリアブル入力（Ｖ）に入力する。１／Ｎ分周
回路４０７による出力と１／Ｎ分周回路４０８による出
力の位相比較結果をローパスフィルタ４１０を通して電
圧制御発振子４１１のコントロール電圧として入力し位
相同期ループを構成する。
【００１３】ここで、図５の間欠クロック発生回路につ
いて図６を用いて詳細に説明する。まず、非スタッフ状
態での動作を説明する。ＳＴＭ−１フレームの１行（２
７０バイト）あたりＳＯＨは９バイト存在するため、１
／３０分周回路５０１によりＳＯＨの９バイトを均等に
分散させたパルス（第１のパルス）を生成する（図６
(ｃ)）。このパルスをＡＮＤゲート５０２を介しＤフリ
ップフロップ５０３でラッチする。非スタッフ状態では
ＡＮＤゲート５０２の他端はＨＩＧＨである。
いて図６を用いて詳細に説明する。まず、非スタッフ状
態での動作を説明する。ＳＴＭ−１フレームの１行（２
７０バイト）あたりＳＯＨは９バイト存在するため、１
／３０分周回路５０１によりＳＯＨの９バイトを均等に
分散させたパルス（第１のパルス）を生成する（図６
(ｃ)）。このパルスをＡＮＤゲート５０２を介しＤフリ
ップフロップ５０３でラッチする。非スタッフ状態では
ＡＮＤゲート５０２の他端はＨＩＧＨである。
【００１４】また、非スタッフ状態ではＡＮＤゲート５
２０はＬＯＷであるからＡＮＤゲート５２１、Ｄフリッ
プフロップ５２２の出力はＬＯＷとなり、ＯＲゲート５
０４によりＳＴＭ−１クロック（ＣＫＳＴＭ）と前記１
／３０パルスのＯＲをとる。これがＶＣクロックとなる
（図６(ｄ)）。さらに、ＶＣフレームの１行（２６１バ
イト）あたりＰＯＨは１バイト存在するため、１／２６
１分周回路５０５により２６１クロックに１回パルスを
生成し、ＯＲゲート５０６によりＶＣクロックとＯＲを
とることによりオーバーヘッドバイトが分散されて間引
かれた間欠クロック（ＧＣＫＣ）を生成することができ
る。
２０はＬＯＷであるからＡＮＤゲート５２１、Ｄフリッ
プフロップ５２２の出力はＬＯＷとなり、ＯＲゲート５
０４によりＳＴＭ−１クロック（ＣＫＳＴＭ）と前記１
／３０パルスのＯＲをとる。これがＶＣクロックとなる
（図６(ｄ)）。さらに、ＶＣフレームの１行（２６１バ
イト）あたりＰＯＨは１バイト存在するため、１／２６
１分周回路５０５により２６１クロックに１回パルスを
生成し、ＯＲゲート５０６によりＶＣクロックとＯＲを
とることによりオーバーヘッドバイトが分散されて間引
かれた間欠クロック（ＧＣＫＣ）を生成することができ
る。
【００１５】次に、スタッフ状態での動作を説明する。
負スタッフが生じた場合、ＳＴＭ−１フレームの中での
ＶＣフレームのデータ量が３バイト増加するため（スタ
ッフを検出したフレームのみ）、１／３０分周回路５０
１により発生した第１のパルスを３バイト殺す必要があ
る。また、スタッフはＳＴＭ−１フレームで４フレーム
に１回しか起こらないため、前記３バイトを３フレーム
にわたって１バイトづつ殺す構成とする。
負スタッフが生じた場合、ＳＴＭ−１フレームの中での
ＶＣフレームのデータ量が３バイト増加するため（スタ
ッフを検出したフレームのみ）、１／３０分周回路５０
１により発生した第１のパルスを３バイト殺す必要があ
る。また、スタッフはＳＴＭ−１フレームで４フレーム
に１回しか起こらないため、前記３バイトを３フレーム
にわたって１バイトづつ殺す構成とする。
【００１６】まず、負スタッフ入力端子５２７より入力
された負スタッフ信号をイネーブル付きＤフリップフロ
ップ５０８〜５１０によりフレームパルス（以下ＦＰ）
でラッチし、ＯＲゲート５１１により３フレーム幅に延
ばす。ＳＴＭ−１フレームパルス入力端子５２８よりＦ
Ｐが入力されると、ＪＫフリップフロップ５１３がＨＩ
ＧＨを出力し、ＮＡＮＤゲート５１２がＬＯＷを出力し
て（図６(ｅ)）、１／３０分周回路５０１による第１の
パルスが出力されても通さないようになる（図６
(ｆ)）。
された負スタッフ信号をイネーブル付きＤフリップフロ
ップ５０８〜５１０によりフレームパルス（以下ＦＰ）
でラッチし、ＯＲゲート５１１により３フレーム幅に延
ばす。ＳＴＭ−１フレームパルス入力端子５２８よりＦ
Ｐが入力されると、ＪＫフリップフロップ５１３がＨＩ
ＧＨを出力し、ＮＡＮＤゲート５１２がＬＯＷを出力し
て（図６(ｅ)）、１／３０分周回路５０１による第１の
パルスが出力されても通さないようになる（図６
(ｆ)）。
【００１７】このとき同時に、ＡＮＤゲート５１４がＨ
ＩＧＨになりＪＫフリップフロップ５１３のＫ端子がＨ
ＩＧＨ、Ｊ端子がＬＯＷとなってＪＫフリップフロップ
５１３の出力はＬＯＷになり、ＮＡＮＤゲート５１２の
出力はＨＩＧＨとなって非スタッフ状態の動作に戻る。
そして次のフレーム、次々フレームでも同様の動作をす
るが、その後、ＯＲゲート５１１はＬＯＷに戻り、非ス
タッフ状態の動作に戻る。このように、１フレームに１
回、３フレーム連続で負スタッフ時のＶＣクロック数を
調整して上記のように間欠クロックを生成する。
ＩＧＨになりＪＫフリップフロップ５１３のＫ端子がＨ
ＩＧＨ、Ｊ端子がＬＯＷとなってＪＫフリップフロップ
５１３の出力はＬＯＷになり、ＮＡＮＤゲート５１２の
出力はＨＩＧＨとなって非スタッフ状態の動作に戻る。
そして次のフレーム、次々フレームでも同様の動作をす
るが、その後、ＯＲゲート５１１はＬＯＷに戻り、非ス
タッフ状態の動作に戻る。このように、１フレームに１
回、３フレーム連続で負スタッフ時のＶＣクロック数を
調整して上記のように間欠クロックを生成する。
【００１８】正スタッフが生じた場合、ＳＴＭ−１フレ
ームの中でのＶＣフレームのデータ量が３バイト減少す
るため（スタッフを検出したフレームのみ）、１／３０
分周回路５０１により発生した第１のパルス以外に３バ
イト分パルスを追加する必要がある。また、スタッフは
ＳＴＭ−１フレームで４フレームに１回しか起こらない
ため、前記３バイトを３フレームにわたって１バイトづ
つ分散して追加する構成とする。まず、正スタッフ信号
入力端子５２６より入力された正スタッフ信号をイネー
ブル付きＤフリップフロップ５１６〜５１８により、Ｓ
ＴＭ−１フレームパルス入力端子５２８より入力された
ＦＰでラッチし、ＯＲゲート５１９により３フレーム幅
に延ばす。
ームの中でのＶＣフレームのデータ量が３バイト減少す
るため（スタッフを検出したフレームのみ）、１／３０
分周回路５０１により発生した第１のパルス以外に３バ
イト分パルスを追加する必要がある。また、スタッフは
ＳＴＭ−１フレームで４フレームに１回しか起こらない
ため、前記３バイトを３フレームにわたって１バイトづ
つ分散して追加する構成とする。まず、正スタッフ信号
入力端子５２６より入力された正スタッフ信号をイネー
ブル付きＤフリップフロップ５１６〜５１８により、Ｓ
ＴＭ−１フレームパルス入力端子５２８より入力された
ＦＰでラッチし、ＯＲゲート５１９により３フレーム幅
に延ばす。
【００１９】ＦＰが入力されるとＪＫフリップフロップ
５２４がＨＩＧＨを出力し、ＡＮＤゲート５２０がＨＩ
ＧＨを出力して（図６(ｇ)）、１／３０分周回路５０１
による第２のパルス（≠第１のパルス、図６(ｈ)）がＡ
ＮＤゲート５２１を通過するようになる（図６(ｉ)）。
５２４がＨＩＧＨを出力し、ＡＮＤゲート５２０がＨＩ
ＧＨを出力して（図６(ｇ)）、１／３０分周回路５０１
による第２のパルス（≠第１のパルス、図６(ｈ)）がＡ
ＮＤゲート５２１を通過するようになる（図６(ｉ)）。
【００２０】このとき同時に、ＡＮＤゲート５２３がＨ
ＩＧＨになり、ＪＫフリップフロップ５２４のＫ端子が
ＨＩＧＨ、Ｊ端子がＬＯＷとなってＪＫフリップフロッ
プ５２４の出力はＬＯＷになり、ＡＮＤゲート５２０の
出力はＬＯＷとなって非スタッフ状態の動作に戻る。そ
して次のフレーム、次々フレームでも同様の動作をする
が、その後、ＯＲゲート５１９はＬＯＷに戻り非スタッ
フ状態の動作に戻る。このように、１フレームに１回、
３フレーム連続で、正スタッフ時のＶＣクロック数を調
整して上記のように間欠クロックを生成する。
ＩＧＨになり、ＪＫフリップフロップ５２４のＫ端子が
ＨＩＧＨ、Ｊ端子がＬＯＷとなってＪＫフリップフロッ
プ５２４の出力はＬＯＷになり、ＡＮＤゲート５２０の
出力はＬＯＷとなって非スタッフ状態の動作に戻る。そ
して次のフレーム、次々フレームでも同様の動作をする
が、その後、ＯＲゲート５１９はＬＯＷに戻り非スタッ
フ状態の動作に戻る。このように、１フレームに１回、
３フレーム連続で、正スタッフ時のＶＣクロック数を調
整して上記のように間欠クロックを生成する。
【００２１】
【発明が解決しようとする課題】しかしながら、ＮＤＦ
または３フレーム連続同一ポインタ受信時には２６１バ
イトに１回ＰＯＨバイトが存在するという規則が崩れる
ため、そのような場合、上記の従来の構成では、ＦＩＦ
Ｏの動作点がずれてしまい、上記動作が複数回起こると
ＦＩＦＯがアンダーフロー状態になりデータの欠落が生
じる、あるいは、アンダーフロー直前の状態で動作中に
正スタッフが起こったときにＦＩＦＯがアンダーフロー
状態になりデータの欠落が生じるという問題点を有して
いた。
または３フレーム連続同一ポインタ受信時には２６１バ
イトに１回ＰＯＨバイトが存在するという規則が崩れる
ため、そのような場合、上記の従来の構成では、ＦＩＦ
Ｏの動作点がずれてしまい、上記動作が複数回起こると
ＦＩＦＯがアンダーフロー状態になりデータの欠落が生
じる、あるいは、アンダーフロー直前の状態で動作中に
正スタッフが起こったときにＦＩＦＯがアンダーフロー
状態になりデータの欠落が生じるという問題点を有して
いた。
【００２２】本発明はかかる点に鑑み、上記状態におい
ても、ＦＩＦＯの動作点をほぼ中心に固定しつつ、ジッ
タの少ないＰＬＬ用位相比較器リファレンス信号を生成
し、高精度なＣクロックを生成するデータレート変換装
置を提供するものである。
ても、ＦＩＦＯの動作点をほぼ中心に固定しつつ、ジッ
タの少ないＰＬＬ用位相比較器リファレンス信号を生成
し、高精度なＣクロックを生成するデータレート変換装
置を提供するものである。
【００２３】
【課題を解決するための手段】上記課題を解決するため
に、本発明のデータレート変換装置は、データレート変
換を行うためのバッファメモリと、Ｍ次群データの先頭
を検出するポインタ処理手段と、受信ポインタ値からス
タッフの有無を検出するスタッフ判定手段と、受信した
Ｌ次群データのＭ次群オーバーヘッドとＬ次群オーバー
ヘッドのタイミングを検出するタイミング発生手段と、
バッファメモリの読みだしクロックを位相同期ループで
制御する位相同期ループ制御手段と、Ｌ次群フレームの
１行あたり（Ｊ＋１）バイトのオーバーヘッドクロック
数に相当する分散パルスを生成する第１の分散パルス生
成手段と、連続Ｋバイトのスタッフクロック数に相当す
る分散パルスを生成する第２の分散パルス生成手段と、
Ｌ次群フレームの１フレームあたりＭ次群オーバーヘッ
ドがＮｖバイトであるという規則性が崩れたときのＭ次
群オーバーヘッド数の変化を検出するＭ次群オーバーヘ
ッド数変化検出手段と、Ｍ次群オーバーヘッド数変化検
出手段の検出結果によってＭ次群オーバーヘッドのＮｖ
バイトに対する過不足数に相当する分散パルスを生成す
る第３の分散パルス生成手段と、第１、２および３の分
散パルス生成手段により生成された分散パルスを合成し
てＮ次群クロック数に相当するＬ次群クロックの間欠ク
ロックを生成する間欠クロック生成手段と、間欠クロッ
ク生成手段により生成される間欠クロックから位相同期
ループのリファレンス信号を生成するリファレンス信号
生成手段を具備する構成である。
に、本発明のデータレート変換装置は、データレート変
換を行うためのバッファメモリと、Ｍ次群データの先頭
を検出するポインタ処理手段と、受信ポインタ値からス
タッフの有無を検出するスタッフ判定手段と、受信した
Ｌ次群データのＭ次群オーバーヘッドとＬ次群オーバー
ヘッドのタイミングを検出するタイミング発生手段と、
バッファメモリの読みだしクロックを位相同期ループで
制御する位相同期ループ制御手段と、Ｌ次群フレームの
１行あたり（Ｊ＋１）バイトのオーバーヘッドクロック
数に相当する分散パルスを生成する第１の分散パルス生
成手段と、連続Ｋバイトのスタッフクロック数に相当す
る分散パルスを生成する第２の分散パルス生成手段と、
Ｌ次群フレームの１フレームあたりＭ次群オーバーヘッ
ドがＮｖバイトであるという規則性が崩れたときのＭ次
群オーバーヘッド数の変化を検出するＭ次群オーバーヘ
ッド数変化検出手段と、Ｍ次群オーバーヘッド数変化検
出手段の検出結果によってＭ次群オーバーヘッドのＮｖ
バイトに対する過不足数に相当する分散パルスを生成す
る第３の分散パルス生成手段と、第１、２および３の分
散パルス生成手段により生成された分散パルスを合成し
てＮ次群クロック数に相当するＬ次群クロックの間欠ク
ロックを生成する間欠クロック生成手段と、間欠クロッ
ク生成手段により生成される間欠クロックから位相同期
ループのリファレンス信号を生成するリファレンス信号
生成手段を具備する構成である。
【００２４】
【作用】本発明は、上記した構成によって、Ｌ次群フレ
ームの１フレームあたりＭ次群オーバーヘッドがＮｖバ
イトであるという規則性が崩れたときのオーバーヘッド
数の変化を検出し、検出結果によってＭ次群オーバーヘ
ッドのＮｖバイトに対する過不足数に相当する分散パル
スを生成することにより、Ｎ次群クロック数に応じたＬ
次群間欠クロックを生成できるため、ＮＤＦまたは３フ
レーム連続同一ポインタ受信が複数回生じても、常にＦ
ＩＦＯの動作点をほぼ中心に固定することが出来、ＦＩ
ＦＯのオーバー／アンダーフローによるデータの欠落を
防止するとともに、ジッタの少ない位相同期ループリフ
ァレンス信号および高精度なＣクロックを生成すること
ができる。
ームの１フレームあたりＭ次群オーバーヘッドがＮｖバ
イトであるという規則性が崩れたときのオーバーヘッド
数の変化を検出し、検出結果によってＭ次群オーバーヘ
ッドのＮｖバイトに対する過不足数に相当する分散パル
スを生成することにより、Ｎ次群クロック数に応じたＬ
次群間欠クロックを生成できるため、ＮＤＦまたは３フ
レーム連続同一ポインタ受信が複数回生じても、常にＦ
ＩＦＯの動作点をほぼ中心に固定することが出来、ＦＩ
ＦＯのオーバー／アンダーフローによるデータの欠落を
防止するとともに、ジッタの少ない位相同期ループリフ
ァレンス信号および高精度なＣクロックを生成すること
ができる。
【００２５】
【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。図１は本発明の一実施例を示すデータレート
変換装置であり、図２は図１におけるＰＯＨ数変化検出
回路１１９と間欠クロック発生回路１０６の一例を示す
ものであり、図３は図２における間欠クロックの出力タ
イミングチャートを示すものである。
説明する。図１は本発明の一実施例を示すデータレート
変換装置であり、図２は図１におけるＰＯＨ数変化検出
回路１１９と間欠クロック発生回路１０６の一例を示す
ものであり、図３は図２における間欠クロックの出力タ
イミングチャートを示すものである。
【００２６】図１において、１０１はＦＩＦＯ、１０２
はタイミング発生回路、１０３はＯＲゲート、１０４は
ＡＮＤゲート、１０５はスタッフ判定回路、１０６は間
欠クロック発生回路、１０７〜１０８は１／Ｎ分周回
路、１０９は位相比較器、１１０はローパスフィルタ、
１１１は電圧制御発振子、１１２はポインタ処理回路、
１１３はＳＴＭ−１データ入力端子、１１４はＳＴＭ−
１クロック入力端子、１１５はＣ−４データ出力端子、
１１６はＣ−４クロック出力端子、１１７はＳＴＭ−１
フレームパルス入力端子、１１８はデータレート変換装
置、１１９はＰＯＨ数変化検出回路である。
はタイミング発生回路、１０３はＯＲゲート、１０４は
ＡＮＤゲート、１０５はスタッフ判定回路、１０６は間
欠クロック発生回路、１０７〜１０８は１／Ｎ分周回
路、１０９は位相比較器、１１０はローパスフィルタ、
１１１は電圧制御発振子、１１２はポインタ処理回路、
１１３はＳＴＭ−１データ入力端子、１１４はＳＴＭ−
１クロック入力端子、１１５はＣ−４データ出力端子、
１１６はＣ−４クロック出力端子、１１７はＳＴＭ−１
フレームパルス入力端子、１１８はデータレート変換装
置、１１９はＰＯＨ数変化検出回路である。
【００２７】図２において、２０１は１／２７分周回
路、２０２はＰＯＨ数変化検出回路、２０３〜２０８は
イネーブル付きＤフリップフロップ、２１１〜２１４は
ＪＫフリップフロップ、２２１及び２２２はＯＲゲー
ト、２２３〜２３１はＡＮＤゲート、２３２〜２３３は
ＯＲゲート、２３４はＮＯＲゲート、２４１はＳＴＭ−
１クロック入力端子、２４２は間欠クロック出力端子、
２４３はＰＯＨパルス入力端子、２４５は正スタッフ信
号入力端子、２４６は負スタッフ信号入力端子、２４７
はＳＴＭ−１フレームパルス入力端子である。
路、２０２はＰＯＨ数変化検出回路、２０３〜２０８は
イネーブル付きＤフリップフロップ、２１１〜２１４は
ＪＫフリップフロップ、２２１及び２２２はＯＲゲー
ト、２２３〜２３１はＡＮＤゲート、２３２〜２３３は
ＯＲゲート、２３４はＮＯＲゲート、２４１はＳＴＭ−
１クロック入力端子、２４２は間欠クロック出力端子、
２４３はＰＯＨパルス入力端子、２４５は正スタッフ信
号入力端子、２４６は負スタッフ信号入力端子、２４７
はＳＴＭ−１フレームパルス入力端子である。
【００２８】以上のように構成されたデータレート変換
装置について、以下図１、図２および図３を用いてその
動作を説明する。
装置について、以下図１、図２および図３を用いてその
動作を説明する。
【００２９】図１に示すように、この装置は、ＳＴＭ−
１データ入力端子１１３より入力されるＳＴＭ−１デー
タのＣ−４データに該当する部分のみをＦＩＦＯ１０１
に書き込み、電圧制御発振子１１１より発生されるＣ−
４クロックによりＣ−４データをＦＩＦＯ１０１から読
みだしてデータレート変換を行う構成である。
１データ入力端子１１３より入力されるＳＴＭ−１デー
タのＣ−４データに該当する部分のみをＦＩＦＯ１０１
に書き込み、電圧制御発振子１１１より発生されるＣ−
４クロックによりＣ−４データをＦＩＦＯ１０１から読
みだしてデータレート変換を行う構成である。
【００３０】タイミング発生回路１０２において、ＳＴ
Ｍ−１フレームパルス入力端子１１７より入力されるＳ
ＴＭ−１フレームパルス（以下ＦＰＳＴＭ）をもとに、
受信したＳＴＭ−１データのＳＯＨのタイミングを検出
し、さらにスタッフ判定回路１０５において受信ポイン
タ値からスタッフの有無によりＡＵポインタのタイミン
グを検出してＳＯＨパルス（以下ＳＯＨＰ）を生成す
る。
Ｍ−１フレームパルス入力端子１１７より入力されるＳ
ＴＭ−１フレームパルス（以下ＦＰＳＴＭ）をもとに、
受信したＳＴＭ−１データのＳＯＨのタイミングを検出
し、さらにスタッフ判定回路１０５において受信ポイン
タ値からスタッフの有無によりＡＵポインタのタイミン
グを検出してＳＯＨパルス（以下ＳＯＨＰ）を生成す
る。
【００３１】また、ポインタ処理回路１１２において生
成したＶＣ−４データの先頭位置を示すＶＣ−４フレー
ムパルス（以下ＦＰＶＣ）をもとに、ＳＴＭ−１データ
に含まれるＰＯＨタイミングを検出し、ＰＯＨパルス
（以下ＰＯＨＰ）を生成する。これらＳＯＨＰ、ＰＯＨ
Ｐを用いて、ＯＲゲート１０３、ＡＮＤゲート１０４に
より受信ＳＴＭ−１データ内のＣ−４データ部分に該当
するクロックを生成し、これをＦＩＦＯ１０１の書き込
みクロック（ＷＣＫ）として用い、ＦＩＦＯ１０１にＣ
−４データに該当するデータのみを書き込む。
成したＶＣ−４データの先頭位置を示すＶＣ−４フレー
ムパルス（以下ＦＰＶＣ）をもとに、ＳＴＭ−１データ
に含まれるＰＯＨタイミングを検出し、ＰＯＨパルス
（以下ＰＯＨＰ）を生成する。これらＳＯＨＰ、ＰＯＨ
Ｐを用いて、ＯＲゲート１０３、ＡＮＤゲート１０４に
より受信ＳＴＭ−１データ内のＣ−４データ部分に該当
するクロックを生成し、これをＦＩＦＯ１０１の書き込
みクロック（ＷＣＫ）として用い、ＦＩＦＯ１０１にＣ
−４データに該当するデータのみを書き込む。
【００３２】ＰＯＨ数変化検出回路１１９はＦＰＳＴＭ
とタイミング発生回路１０２で生成されたＰＯＨＰによ
りＰＯＨ数の変化を検出する。また間欠クロック発生回
路１０６において発生したクロック（ＧＣＫＣ）を１／
Ｎ分周回路１０７において１／Ｎ分周し、この信号を位
相比較器１０９のリファレンス入力（Ｒ）に入力し、電
圧制御発振子１１１より発生したＣ−４クロックを１／
Ｎ分周回路１０８において１／Ｎ分周し、この分周出力
を位相比較器１０９のバリアブル入力（Ｖ）に入力す
る。１／Ｎ分周回路１０７による出力と１／Ｎ分周回路
１０８による出力の位相比較結果をローパスフィルタ１
１０を通して電圧制御発振子１１１のコントロール電圧
として入力し位相同期ループを構成する。
とタイミング発生回路１０２で生成されたＰＯＨＰによ
りＰＯＨ数の変化を検出する。また間欠クロック発生回
路１０６において発生したクロック（ＧＣＫＣ）を１／
Ｎ分周回路１０７において１／Ｎ分周し、この信号を位
相比較器１０９のリファレンス入力（Ｒ）に入力し、電
圧制御発振子１１１より発生したＣ−４クロックを１／
Ｎ分周回路１０８において１／Ｎ分周し、この分周出力
を位相比較器１０９のバリアブル入力（Ｖ）に入力す
る。１／Ｎ分周回路１０７による出力と１／Ｎ分周回路
１０８による出力の位相比較結果をローパスフィルタ１
１０を通して電圧制御発振子１１１のコントロール電圧
として入力し位相同期ループを構成する。
【００３３】ここで、図１のＰＯＨ数変化検出回路１０
９と間欠クロック発生回路１０６について、図２および
図３を用いて詳細に説明する。
９と間欠クロック発生回路１０６について、図２および
図３を用いて詳細に説明する。
【００３４】まず、非スタッフ状態での動作を説明す
る。基本的に、ＯＲゲート２３３によりＳＴＭ−１クロ
ック（ＣＫＳＴＭ）をゲートして間欠クロック（ＧＣＫ
Ｃ）を生成する構成である。またＰＯＨ数変化検出回路
２０２は、ＳＴＭ−１フレームの１フレームあたりのＰ
ＯＨの数をカウントし、１フレームあたり８バイトまた
は１０バイトのＰＯＨを検出したときに、ＳＴＭ−１フ
レームの１フレーム分のパルス（ｃｏｕｎｔ８およびｃ
ｏｕｎｔ１０）を出力する。通常ＰＯＨはＳＴＭ−１フ
レームの１フレームあたり９バイトでありＰＯＨ数変化
検出回路２０２はパルスを出力しない。
る。基本的に、ＯＲゲート２３３によりＳＴＭ−１クロ
ック（ＣＫＳＴＭ）をゲートして間欠クロック（ＧＣＫ
Ｃ）を生成する構成である。またＰＯＨ数変化検出回路
２０２は、ＳＴＭ−１フレームの１フレームあたりのＰ
ＯＨの数をカウントし、１フレームあたり８バイトまた
は１０バイトのＰＯＨを検出したときに、ＳＴＭ−１フ
レームの１フレーム分のパルス（ｃｏｕｎｔ８およびｃ
ｏｕｎｔ１０）を出力する。通常ＰＯＨはＳＴＭ−１フ
レームの１フレームあたり９バイトでありＰＯＨ数変化
検出回路２０２はパルスを出力しない。
【００３５】ＳＴＭ−１フレームの１行（２７０バイ
ト）あたりＳＯＨは９バイト、ＰＯＨは１バイト存在す
るため、１／２７分周回路２０１によりオーバーヘッド
（以下ＯＨ（ＳＯＨ＋ＰＯＨのこと））の１０バイトを
均等に分散させたパルス（第１のパルス）を生成する
（図３(ｃ)）。このパルスをＡＮＤゲート２３１、ＯＲ
ゲート２３２を介することにより、ＯＲゲート２３２の
出力にＯＨクロック分のゲートパルスが生成できる。こ
れをＤフリップフロップ２１５においてラッチしたの
ち、ＯＲゲート２３３によりＳＴＭ−１クロック（ＣＫ
ＳＴＭ）とＯＲをとることにより、ＯＨバイトが分散さ
れて間引かれた間欠クロック（ＧＣＫＣ）が生成される
（図３(ｄ)）。この場合、ＳＴＭ−１フレームの１行あ
たりＯＨは１０バイト必ず存在している。
ト）あたりＳＯＨは９バイト、ＰＯＨは１バイト存在す
るため、１／２７分周回路２０１によりオーバーヘッド
（以下ＯＨ（ＳＯＨ＋ＰＯＨのこと））の１０バイトを
均等に分散させたパルス（第１のパルス）を生成する
（図３(ｃ)）。このパルスをＡＮＤゲート２３１、ＯＲ
ゲート２３２を介することにより、ＯＲゲート２３２の
出力にＯＨクロック分のゲートパルスが生成できる。こ
れをＤフリップフロップ２１５においてラッチしたの
ち、ＯＲゲート２３３によりＳＴＭ−１クロック（ＣＫ
ＳＴＭ）とＯＲをとることにより、ＯＨバイトが分散さ
れて間引かれた間欠クロック（ＧＣＫＣ）が生成される
（図３(ｄ)）。この場合、ＳＴＭ−１フレームの１行あ
たりＯＨは１０バイト必ず存在している。
【００３６】次に、スタッフ状態での動作を説明する。
負スタッフが生じた場合、ＳＴＭ−１フレームの中での
ＶＣフレームのデータ量が３バイト増加するため（スタ
ッフを検出したフレームのみ）、１／２７分周回路２０
１により発生した第１のパルスを３バイト殺す必要があ
る。また、スタッフはＳＴＭ−１フレームで４フレーム
に１回しか起こらないため、前記３バイトを３フレーム
にわたって１バイトづつ殺す構成とする。
負スタッフが生じた場合、ＳＴＭ−１フレームの中での
ＶＣフレームのデータ量が３バイト増加するため（スタ
ッフを検出したフレームのみ）、１／２７分周回路２０
１により発生した第１のパルスを３バイト殺す必要があ
る。また、スタッフはＳＴＭ−１フレームで４フレーム
に１回しか起こらないため、前記３バイトを３フレーム
にわたって１バイトづつ殺す構成とする。
【００３７】まず、負スタッフ入力端子２４６より入力
された負スタッフ信号をイネーブル付きＤフリップフロ
ップ２０６〜２０８によりＳＴＭ−１フレームパルス入
力端子２４７より入力されるＦＰＳＴＭでラッチし、Ｏ
Ｒゲート２２２により３フレーム幅に延ばす。負スタッ
フが発生しＦＰＳＴＭが入力されると、ＪＫフリップフ
ロップ２１２がＨＩＧＨを出力する。１／２７分周回路
２０１による第１のパルスが出力されても、ＮＯＲゲー
ト２２４がＬＯＷを出力し、このパルスをＡＮＤゲート
２３１で通さないようになる。
された負スタッフ信号をイネーブル付きＤフリップフロ
ップ２０６〜２０８によりＳＴＭ−１フレームパルス入
力端子２４７より入力されるＦＰＳＴＭでラッチし、Ｏ
Ｒゲート２２２により３フレーム幅に延ばす。負スタッ
フが発生しＦＰＳＴＭが入力されると、ＪＫフリップフ
ロップ２１２がＨＩＧＨを出力する。１／２７分周回路
２０１による第１のパルスが出力されても、ＮＯＲゲー
ト２２４がＬＯＷを出力し、このパルスをＡＮＤゲート
２３１で通さないようになる。
【００３８】このとき同時に、ＡＮＤゲート２２６がＨ
ＩＧＨになりＪＫフリップフロップ２１２のＫ端子がＨ
ＩＧＨ、Ｊ端子がＬＯＷとなってＪＫフリップフロップ
２１３の出力はＬＯＷになり、ＮＯＲゲート２２４の出
力はＨＩＧＨとなって非スタッフ状態の動作に戻る。そ
して、次のフレーム、次々フレームでも同様の動作を
し、その後、ＯＲゲート２２２はＬＯＷに戻り非スタッ
フ状態の動作に戻る。このように、１フレームに１回、
３フレーム連続で負スタッフ時のＶＣクロック数を調整
して上記のように間欠クロック（ＧＣＫＣ）を生成する
（図３(ｇ)）。
ＩＧＨになりＪＫフリップフロップ２１２のＫ端子がＨ
ＩＧＨ、Ｊ端子がＬＯＷとなってＪＫフリップフロップ
２１３の出力はＬＯＷになり、ＮＯＲゲート２２４の出
力はＨＩＧＨとなって非スタッフ状態の動作に戻る。そ
して、次のフレーム、次々フレームでも同様の動作を
し、その後、ＯＲゲート２２２はＬＯＷに戻り非スタッ
フ状態の動作に戻る。このように、１フレームに１回、
３フレーム連続で負スタッフ時のＶＣクロック数を調整
して上記のように間欠クロック（ＧＣＫＣ）を生成する
（図３(ｇ)）。
【００３９】正スタッフが生じた場合、ＳＴＭ−１フレ
ームの中でのＶＣフレームのデータ量が３バイト減少す
るため（スタッフを検出したフレームのみ）、１／２７
分周回路２０１により発生した第１のパルス以外に３バ
イト分パルスを追加する必要がある。また、スタッフは
ＳＴＭ−１フレームで４フレームに１回しか起こらない
ため、３バイト分のパルスを３フレームにわたって１バ
イトづつ分散して追加する構成とする。
ームの中でのＶＣフレームのデータ量が３バイト減少す
るため（スタッフを検出したフレームのみ）、１／２７
分周回路２０１により発生した第１のパルス以外に３バ
イト分パルスを追加する必要がある。また、スタッフは
ＳＴＭ−１フレームで４フレームに１回しか起こらない
ため、３バイト分のパルスを３フレームにわたって１バ
イトづつ分散して追加する構成とする。
【００４０】まず、正スタッフ信号入力端子２４５より
入力された正スタッフ信号をイネーブル付きＤフリップ
フロップ２０３〜２０５により、ＳＴＭ−１フレームパ
ルス入力端子２４７より入力されたＦＰＳＴＭでラッチ
し、ＯＲゲート２２１により３フレーム幅に延ばす。正
スタッフが発生しＦＰＳＴＭが入力されると、ＪＫフリ
ップフロップ２１１がＨＩＧＨを出力し、１／２７分周
回路２０１によって生成された第２のパルス（≠第１の
パルス、図３(ｈ)）がＡＮＤゲート２２５を通過するよ
うになる。
入力された正スタッフ信号をイネーブル付きＤフリップ
フロップ２０３〜２０５により、ＳＴＭ−１フレームパ
ルス入力端子２４７より入力されたＦＰＳＴＭでラッチ
し、ＯＲゲート２２１により３フレーム幅に延ばす。正
スタッフが発生しＦＰＳＴＭが入力されると、ＪＫフリ
ップフロップ２１１がＨＩＧＨを出力し、１／２７分周
回路２０１によって生成された第２のパルス（≠第１の
パルス、図３(ｈ)）がＡＮＤゲート２２５を通過するよ
うになる。
【００４１】このとき同時に、ＪＫフリップフロップ２
２１のＫ端子がＨＩＧＨ、Ｊ端子がＬＯＷとなってＪＫ
フリップフロップ２２３の出力はＬＯＷになり、ＡＮＤ
ゲート２２５の出力はＬＯＷとなって非スタッフ状態の
動作に戻る。そして次のフレーム、次々フレームでも同
様の動作をするが、その後、ＯＲゲート２２１はＬＯＷ
に戻り非スタッフ状態の動作に戻る。このように、１フ
レームに１回、３フレーム連続で、正スタッフ時のＶＣ
クロック数を調整して上記のように間欠クロック（ＧＣ
ＫＣ）を生成する（図３(ｊ)）。
２１のＫ端子がＨＩＧＨ、Ｊ端子がＬＯＷとなってＪＫ
フリップフロップ２２３の出力はＬＯＷになり、ＡＮＤ
ゲート２２５の出力はＬＯＷとなって非スタッフ状態の
動作に戻る。そして次のフレーム、次々フレームでも同
様の動作をするが、その後、ＯＲゲート２２１はＬＯＷ
に戻り非スタッフ状態の動作に戻る。このように、１フ
レームに１回、３フレーム連続で、正スタッフ時のＶＣ
クロック数を調整して上記のように間欠クロック（ＧＣ
ＫＣ）を生成する（図３(ｊ)）。
【００４２】次にＳＴＭ−１フレームの１フレーム内の
ＰＯＨが９バイトであるという規則が崩れた場合の説明
をする。
ＰＯＨが９バイトであるという規則が崩れた場合の説明
をする。
【００４３】負スタッフまたは正スタッフが発生した場
合、ＳＴＭ−１フレームの１フレーム内のＰＯＨが９バ
イトでなくなる場合がある（負スタッフ時１０バイト、
正スタッフ時８バイト）。ＰＯＨがＳＴＭ−１フレーム
の１フレーム内で８バイトまたは１０バイトとなった
時、ＰＯＨ数変化検出回路２０２がＳＴＭ−１フレーム
の１フレーム分のそれぞれのパルス（ｃｏｕｎｔ８とｃ
ｏｕｎｔ１０）を出力する。このＰＯＨ数変化検出回路
２０２はカウンタと数個のラッチで簡単に実現すること
ができる。
合、ＳＴＭ−１フレームの１フレーム内のＰＯＨが９バ
イトでなくなる場合がある（負スタッフ時１０バイト、
正スタッフ時８バイト）。ＰＯＨがＳＴＭ−１フレーム
の１フレーム内で８バイトまたは１０バイトとなった
時、ＰＯＨ数変化検出回路２０２がＳＴＭ−１フレーム
の１フレーム分のそれぞれのパルス（ｃｏｕｎｔ８とｃ
ｏｕｎｔ１０）を出力する。このＰＯＨ数変化検出回路
２０２はカウンタと数個のラッチで簡単に実現すること
ができる。
【００４４】正スタッフが発生しＰＯＨがＳＴＭ−１フ
レームの１フレーム内に８バイト存在した場合、ＳＴＭ
−１フレームの１フレーム内のＣレベルのデータ量が通
常の正スタッフ時より１バイト増加していることになる
ので（スタッフを検出したフレームのみ）、１／２７分
周回路２０１により発生した第１のパルスを１バイト殺
す必要がある。ＰＯＨがＳＴＭ−１フレームの１フレー
ム内に８バイト存在すると、ＰＯＨ数変化検出回路２０
２は１フレーム分のパルス（ｃｏｕｎｔ８）を出力す
る。またＦＰＳＴＭが入力されると、そのときＪＫフリ
ップフロップ２１３がＨＩＧＨを出力する。１／２７分
周回路２０１による第１のパルスが出力されても、ＮＯ
Ｒゲート２３４がＬＯＷを出力し、このパルスをＡＮＤ
ゲート２３１で通さないようになる。
レームの１フレーム内に８バイト存在した場合、ＳＴＭ
−１フレームの１フレーム内のＣレベルのデータ量が通
常の正スタッフ時より１バイト増加していることになる
ので（スタッフを検出したフレームのみ）、１／２７分
周回路２０１により発生した第１のパルスを１バイト殺
す必要がある。ＰＯＨがＳＴＭ−１フレームの１フレー
ム内に８バイト存在すると、ＰＯＨ数変化検出回路２０
２は１フレーム分のパルス（ｃｏｕｎｔ８）を出力す
る。またＦＰＳＴＭが入力されると、そのときＪＫフリ
ップフロップ２１３がＨＩＧＨを出力する。１／２７分
周回路２０１による第１のパルスが出力されても、ＮＯ
Ｒゲート２３４がＬＯＷを出力し、このパルスをＡＮＤ
ゲート２３１で通さないようになる。
【００４５】この動作は、ＡＮＤゲート２２９が上記し
たＯＲゲート２２１、２２２の出力（スタッフに対応す
るためのＳＴＭ−１フレームの３フレーム幅に延ばされ
たパルス）がともにＬＯＷであるときに、初めてＨＩＧ
Ｈとなって起こり得る。また同時にＪＫフリップフロッ
プ２１３のＫ端子がＨＩＧＨ、Ｊ端子がＬＯＷとなって
ＪＫフリップフロップ２１３の出力はＬＯＷになり、Ｎ
ＯＲゲート２２４の出力はＨＩＧＨとなって元の状態の
動作に戻る。
たＯＲゲート２２１、２２２の出力（スタッフに対応す
るためのＳＴＭ−１フレームの３フレーム幅に延ばされ
たパルス）がともにＬＯＷであるときに、初めてＨＩＧ
Ｈとなって起こり得る。また同時にＪＫフリップフロッ
プ２１３のＫ端子がＨＩＧＨ、Ｊ端子がＬＯＷとなって
ＪＫフリップフロップ２１３の出力はＬＯＷになり、Ｎ
ＯＲゲート２２４の出力はＨＩＧＨとなって元の状態の
動作に戻る。
【００４６】負スタッフが発生しＰＯＨが１フレームの
中で１０バイト存在した場合、ＳＴＭ−１フレームの１
フレーム内のＣレベルのデータ量が通常の負スタッフ時
より１バイト減少していることになるので（スタッフを
検出したフレームのみ）、１／２７分周回路２０１によ
り発生した第３のパルスを１バイト追加必要がある。Ｐ
ＯＨがＳＴＭ−１フレームの１フレーム内に１０バイト
存在すると、ＰＯＨ数変化検出回路２０２は１フレーム
分のパルス（ｃｏｕｎｔ１０）を出力する。
中で１０バイト存在した場合、ＳＴＭ−１フレームの１
フレーム内のＣレベルのデータ量が通常の負スタッフ時
より１バイト減少していることになるので（スタッフを
検出したフレームのみ）、１／２７分周回路２０１によ
り発生した第３のパルスを１バイト追加必要がある。Ｐ
ＯＨがＳＴＭ−１フレームの１フレーム内に１０バイト
存在すると、ＰＯＨ数変化検出回路２０２は１フレーム
分のパルス（ｃｏｕｎｔ１０）を出力する。
【００４７】またＦＰＳＴＭが入力されると、そのとき
ＪＫフリップフロップ２１４がＨＩＧＨを出力する。１
／２７分周回路２０１による第３のパルスが出力される
と、このパルスはＯＲゲート２３２を通過することにな
る。この動作は、ＡＮＤゲート２３０が上記したＯＲゲ
ート２２１、２２２の出力（スタッフに対応するための
ＳＴＭ−１フレームの３フレーム幅に延ばされたパル
ス）がともにＬＯＷであるとき、初めてＨＩＧＨとなっ
て起こり得る。
ＪＫフリップフロップ２１４がＨＩＧＨを出力する。１
／２７分周回路２０１による第３のパルスが出力される
と、このパルスはＯＲゲート２３２を通過することにな
る。この動作は、ＡＮＤゲート２３０が上記したＯＲゲ
ート２２１、２２２の出力（スタッフに対応するための
ＳＴＭ−１フレームの３フレーム幅に延ばされたパル
ス）がともにＬＯＷであるとき、初めてＨＩＧＨとなっ
て起こり得る。
【００４８】また同時にＪＫフリップフロップ２１４の
Ｋ端子がＨＩＧＨ、Ｊ端子がＬＯＷとなってＪＫフリッ
プフロップ２１４の出力はＬＯＷになり、元の状態の動
作に戻る。今ここで第３のパルスは１／２７分周回路２
０１によって生成されているが、第３のパルスと第２の
パルスが同一のものであっても何の問題もない。
Ｋ端子がＨＩＧＨ、Ｊ端子がＬＯＷとなってＪＫフリッ
プフロップ２１４の出力はＬＯＷになり、元の状態の動
作に戻る。今ここで第３のパルスは１／２７分周回路２
０１によって生成されているが、第３のパルスと第２の
パルスが同一のものであっても何の問題もない。
【００４９】また、ＮＤＦ受信時または３フレーム連続
同一ポインタ値受信時にも、ＳＴＭ−１フレームの１フ
レーム内にＰＯＨが９バイト存在するという規則が崩れ
るということが起こり得るが、この場合には、ＳＴＭ−
１フレームの１フレーム内のＰＯＨが必ず１０バイト存
在することになるので、上記した方法を適用すればよ
い。
同一ポインタ値受信時にも、ＳＴＭ−１フレームの１フ
レーム内にＰＯＨが９バイト存在するという規則が崩れ
るということが起こり得るが、この場合には、ＳＴＭ−
１フレームの１フレーム内のＰＯＨが必ず１０バイト存
在することになるので、上記した方法を適用すればよ
い。
【００５０】なお、本実施例においては、８ビットパラ
レル処理を基本として、伝送クロックを１／８分周した
ＳＴＭ−１クロックで説明したが、同様の処理で、伝送
クロックそのものを間引いたクロックを生成して、それ
によりリファレンス信号を生成することもできる。
レル処理を基本として、伝送クロックを１／８分周した
ＳＴＭ−１クロックで説明したが、同様の処理で、伝送
クロックそのものを間引いたクロックを生成して、それ
によりリファレンス信号を生成することもできる。
【００５１】また、本発明は上記実施例に限定されるも
のではなく、本発明の主旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の主旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００５２】
【発明の効果】以上のように本発明は、データレート変
換を行うためのバッファメモリと、Ｍ次群データの先頭
を検出するポインタ処理手段と、受信ポインタ値からス
タッフの有無を検出するスタッフ判定手段と、受信した
Ｌ次群データのＭ次群オーバーヘッドとＬ次群オーバー
ヘッドのタイミングを検出するタイミング発生手段と、
バッファメモリの読みだしクロックを位相同期ループで
制御する位相同期ループ制御手段と、Ｌ次群フレームの
１行あたり（Ｊ＋１）バイトのオーバーヘッドクロック
数に相当する分散パルスを生成する第１の分散パルス生
成手段と、連続Ｋバイトのスタッフクロック数に相当す
る分散パルスを生成する第２の分散パルス生成手段と、
Ｌ次群フレームの１フレームあたりＭ次群オーバーヘッ
ドがＮｖバイトであるという規則性が崩れたときのＭ次
群オーバーヘッド数の変化を検出するＭ次群オーバーヘ
ッド数変化検出手段と、Ｍ次群オーバーヘッド数変化検
出手段の検出結果によってＭ次群オーバーヘッドのＮｖ
バイトに対する過不足数に相当する分散パルスを生成す
る第３の分散パルス生成手段と、第１、２および３の分
散パルス生成手段により生成された分散パルスを合成し
てＮ次群クロック数に相当するＬ次群クロックの間欠ク
ロックを生成する間欠クロック生成手段と、間欠クロッ
ク生成手段により生成される間欠クロックから位相同期
ループのリファレンス信号を生成するリファレンス信号
生成手段を具備することにより、実際のＣデータ数に等
しい間欠クロック（ＧＣＫＣ）を生成できるため、バッ
ファメモリの動作点をほぼ中心に固定することができ、
また、そのクロックによりジッタの少ない位相同期ルー
プリファレンス信号を生成できるため、高精度なＣクロ
ックを再生することができる。
換を行うためのバッファメモリと、Ｍ次群データの先頭
を検出するポインタ処理手段と、受信ポインタ値からス
タッフの有無を検出するスタッフ判定手段と、受信した
Ｌ次群データのＭ次群オーバーヘッドとＬ次群オーバー
ヘッドのタイミングを検出するタイミング発生手段と、
バッファメモリの読みだしクロックを位相同期ループで
制御する位相同期ループ制御手段と、Ｌ次群フレームの
１行あたり（Ｊ＋１）バイトのオーバーヘッドクロック
数に相当する分散パルスを生成する第１の分散パルス生
成手段と、連続Ｋバイトのスタッフクロック数に相当す
る分散パルスを生成する第２の分散パルス生成手段と、
Ｌ次群フレームの１フレームあたりＭ次群オーバーヘッ
ドがＮｖバイトであるという規則性が崩れたときのＭ次
群オーバーヘッド数の変化を検出するＭ次群オーバーヘ
ッド数変化検出手段と、Ｍ次群オーバーヘッド数変化検
出手段の検出結果によってＭ次群オーバーヘッドのＮｖ
バイトに対する過不足数に相当する分散パルスを生成す
る第３の分散パルス生成手段と、第１、２および３の分
散パルス生成手段により生成された分散パルスを合成し
てＮ次群クロック数に相当するＬ次群クロックの間欠ク
ロックを生成する間欠クロック生成手段と、間欠クロッ
ク生成手段により生成される間欠クロックから位相同期
ループのリファレンス信号を生成するリファレンス信号
生成手段を具備することにより、実際のＣデータ数に等
しい間欠クロック（ＧＣＫＣ）を生成できるため、バッ
ファメモリの動作点をほぼ中心に固定することができ、
また、そのクロックによりジッタの少ない位相同期ルー
プリファレンス信号を生成できるため、高精度なＣクロ
ックを再生することができる。
【図１】本発明の一実施例のデータレート変換装置の概
略構成図
略構成図
【図２】本実施例の間欠クロック発生回路とその周辺回
路の構成を示すブロック図
路の構成を示すブロック図
【図３】図２におけるリファレンス用クロック生成過程
タイミングチャート
タイミングチャート
【図４】従来のデータレート変換装置の概略構成図
【図５】図４における間欠クロック発生回路構成図
【図６】図５におけるリファレンス用クロック生成過程
タイミングチャート
タイミングチャート
【図７】ＳＴＭ−１フレーム構成図
１０１ ＦＩＦＯ １０２ タイミング発生回路 １０３ ＮＯＲゲート １０４ ＡＮＤゲート １０５ スタッフ判定回路 １０６ 間欠クロック発生回路 １０７〜１０８ １／Ｎ分周回路 １０９ 位相比較器 １１０ ローパスフィルタ １１１ 電圧制御発振子 １１２ ポインタ処理回路 １１３ ＳＴＭ−１データ入力端子 １１４ ＳＴＭ−１クロック入力端子 １１５ Ｃ−４データ出力端子 １１６ Ｃ−４クロック出力端子 １１７ ＳＴＭ−１フレームパルス入力端子 １１８ データレート変換装置 １１９ ＰＯＨ数変化検出回路 ２０１ １／２７分周回路 ２０２ ＰＯＨ数変化検出回路 ２０３〜２０８ イネーブル付きＤフリップフロップ ２１１〜２１４ ＪＫフリップフロップ ２２１〜２２２ ＯＲゲート ２２３〜２３１ ＡＮＤゲート ２３２〜２３３ ＯＲゲート ２３４ ＮＯＲゲート ２４１ ＳＴＭ−１クロック入力端子 ２４２ 間欠クロック出力端子 ２４３ ＰＯＨパルス入力端子 ２４５ 正スタッフ信号入力端子 ２４６ 負スタッフ信号入力端子 ２４７ ＳＴＭ−１フレームパルス入力端子
Claims (3)
- 【請求項１】１フレームがＮｈ×Ｎｖバイトから成るＮ
次群データと前記Ｎ次群データＮｈバイト毎に挿入され
る１バイトのＭ次群オーバーヘッドとを多重化して構成
された１フレームが（Ｎｈ＋１）×Ｎｖバイトから成る
Ｍ次群データと、前記Ｍ次群フレームを１フレームがＬ
ｈ（Ｎｈ、Ｎｖ、Ｌｈは整数）×Ｎｖバイトから成るＬ
（Ｎ、Ｍ、Ｌは整数、Ｎ＜Ｍ＜Ｌ）次群フレームに多重
化する際に生じる周波数差を吸収する連続Ｋバイトのス
タッフバイトと、Ｌｈバイト毎に挿入される連続Ｊバイ
トのＬ次群オーバーヘッドとを多重化して構成されたＬ
次群データから、バッファメモリを用いて前記Ｎ次群デ
ータを再生するデータレート変換装置であって、データ
レート変換を行うためのバッファメモリと、前記Ｍ次群
データの先頭を検出するポインタ処理手段と、受信ポイ
ンタ値からスタッフの有無を検出するスタッフ判定手段
と、前記Ｍ次群オーバーヘッドと前記Ｌ次群オーバーヘ
ッドのタイミングを検出するタイミング発生手段と、前
記バッファメモリの読みだしクロックを位相同期ループ
で制御する位相同期ループ制御手段と、前記Ｌ次群フレ
ームの１行あたり（Ｊ＋１）バイトのオーバーヘッドク
ロック数に相当する分散パルスを生成する第１の分散パ
ルス生成手段と、連続Ｋバイトのスタッフクロック数に
相当する分散パルスを生成する第２の分散パルス生成手
段と、前記Ｌ次群フレームの１フレームあたり前記Ｍ次
群オーバーヘッドがＮｖバイトであるという規則性が崩
れたときの前記Ｍ次群オーバーヘッド数の変化を検出す
るＭ次群オーバーヘッド数変化検出手段と、前記Ｍ次群
オーバーヘッド数変化検出手段の検出結果によって前記
Ｍ次群オーバーヘッドのＮｖバイトに対する過不足数に
相当する分散パルスを生成する第３の分散パルス生成手
段と、前記第１、２および３の分散パルス生成手段によ
り生成された分散パルスを合成してＮ次群クロック数に
相当するＬ次群クロックの間欠クロックを生成する間欠
クロック生成手段と、前記間欠クロック生成手段により
生成される間欠クロックから前記位相同期ループのリフ
ァレンス信号を生成するリファレンス信号生成手段を具
備したことを特徴とするデータレート変換装置。 - 【請求項２】第１の分散パルス生成手段は、（Ｊ＋１）
／Ｌｈ分周する（Ｊ＋１）／Ｌｈ分周手段を具備するこ
とを特徴とする請求項１記載のデータレート変換装置。 - 【請求項３】間欠クロック生成手段は、スタッフ制御信
号入力端子と前記Ｌ次群データのフレームパルス入力端
子を具備し、前記Ｍ次群オーバーヘッド数変化検出手段
の出力と接続されたことを特徴とする請求項１記載のデ
ータレート変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5112857A JPH06326694A (ja) | 1993-05-14 | 1993-05-14 | データレート変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5112857A JPH06326694A (ja) | 1993-05-14 | 1993-05-14 | データレート変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06326694A true JPH06326694A (ja) | 1994-11-25 |
Family
ID=14597275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5112857A Pending JPH06326694A (ja) | 1993-05-14 | 1993-05-14 | データレート変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06326694A (ja) |
-
1993
- 1993-05-14 JP JP5112857A patent/JPH06326694A/ja active Pending
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