JPH0379134A - 直列―並列変換回路を用いたフレーム位相同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 非同期な直列データのフレーム同期をとり並列データに
変換し送出するフレーム位相同期回路に関し、 受信側に設けたメモリを削除することにより、回路規模
の縮小を行ったフレーム位相同期回路を提供することを
目的とし、 入力する直列の受信データを並列の出力データに変換し
送出するものにおいて、前記受信データから抽出された
クロックパルスから１フレーム毎のシフトクロック及び
回線クロックとを出力する第二パルス発生部と、装置側
からバスクロツタを入力し、第一出力可能信号ＥＮＢ　
１と第二出力可能信号ＥＮＢ２とを２フレームごとに交
互に出力する第一パルス発生部と、前記のＥＮＢＩとＥ
ＮＢ２とバスクロック及び回線クロックの位相比較を行
い、前記受信データを２フレームごとにラッチするラッ
チクロック１とラッチクロック２とを交互に送出する受
信位相比較部と、前記受信データを前記シフトクロック
にて各々が１ビットをシフトしかつ直列データ数に等し
い数の並列のシフトデータに並べ変えし、また前記並列
のシフトデータを前記ラッチクロック１とラッチクロッ
ク２にてラッチして２フレームごとに出力される並列デ
ータに変換し、該並列データを前記ＥＮＢ１とＥＮＢ２
にて選択し２フレームごとに出力する動作を行う並列接
続の第一直列−並列変換回路と第二直列−並列変換回路
とを具備し、前記直列データを前記二つの直列−並列変
換回路とをもちいて位相同期をとりながら並列データに
変換し、かつ時分割多重バス（２）上の所望の任意のタ
イムスロットに送出するようにした構成にする。

〔産業上の利用分野〕

本発明は、非同期な直列データのフレーム同期をとり並
列データに変換し送出するフレーム位相同期回路に関す
る。

〔従来の技術〕

第４図は従来例の回路構成を示す図である。図中、２０
は伝送するデータの通路になる時分割多重バス、２１は
例えば時分割多重バス２０から出力された８並列データ
を１フレームが８ビットからなる直列データに変換して
出力する並列−直列変換回路、２２−１と２２−２は直
列データを非同期にバッファリング記憶したのち読み出
し出力するために並列に設けた第一送信メモリと第二送
信メモリ　（所謂非同期に書き込みと読みたしが可能な
るエラスティックなメモリ、以下単に送信メモリと称す
）であり、第一送信メモリ２２−１が書き込み動作の際
は第二送信メモリ２２−２は読みだし動作を行っており
、反対に第一送信メモリ２２−１が読みだし動作の際に
は第二送信メモリ２２−２は書き込み動作を行っており
、再送信メモリ２２−１と２２−２は１フレームの時間
差を持って書き込みと読みだしを交互に行っている。ま
た２３は直列データを回線２４上へ送出するドライバ、
２５は時分割多重バス２０側に設けられた第一パルス発
生部であり、装置からのバスクロックを入力して生成さ
れた同期クロックを並列−直列変換回路２１に入力する
ことにより、８並列データを直列データに変換し所定の
タイムスロットに乗せて送出する制御を行うと共に、書
き込みリセットパルス（畦）と書き込みクロック（ＷＣ
Ｋ）および読みだしリセットパルス（ＲＲ）と読み出し
クロック（ＲＣＫ）を出力するものである。なお２６は
回線２４からの非同期な直列データを受信するレシーバ
、２７は受信した直列データより回線クロック（回線Ｃ
Ｋ）を抽出するクロック抽出部、２８はクロック抽出部
２７からの回線ＣＫにより読みだし側の信号ＲＲと信号
ＲＣＫおよび書き込み側の信号ＷＲと信号ＷＣＫを出力
するものであり、２９は前記第一パルス発生部２５から
の信号ＷＲと第二パルス発生部２８からの信号ＲＲの位
相差を比較監視して得られた時間差信号ＳＳを出力する
送信位相比較部である。

更に３１−１と３２−２は、レシーバ２６にて受信した
非同期な直列データをバッファリング記憶する並列に設
けた第一受信メモＪＪと第二受信メモリ（所謂非同期に
書き込みと読みだしが行われるエラスティックなメモリ
、以下単に受信メモリと称す）であり、両メモリは互い
に１フレームの時間差を持って書き込みと読みだしを交
互に行ってい名。３２は第一受信メモリ３１−１と第二
受信メモリ３１−２に入力に記憶された直列データを８
並列データに変換し、時分割多重バス２０へ送出する直
列−並列変換回路である。更に、３３は前記第二パルス
発生部２８からの信号ＷＲと第一パルス発生部２５から
の信号ＲＲの位相差を比較監視し得られた時間差信号Ｒ
３を出力する受信位相比較部である。

時分割された多重バス２０からは、例えば８並列データ
（８ビット構成）が順次に並列−直列変換回路２１に送
出されている。時分割多重バス２０からの該８並列の入
力データを回線２４上に送出する場合、並列−直列変換
回路２１においては、第一パルス発生部２５に入力する
バスクロツタに同期し生成された同期クロックにより、
時分割多重バス２０から入力した８並列データの直列デ
ータへの変換および所定のタイムスロットに時分割に挿
入する動作を行ったのち、非同期の書き込み及び読み出
しを行う第一送信メモリ２２−１と第二送信メモリ２２
−２に出力される。このとき第一送信メモリ２２−１と
第二送信メモリ２２−２では、第一パルス発生部２５に
入力するバスクロックから生成した信号ＷＲおよび信号
ＷＣＫに同期して、入力する８並列データの第一送信メ
モ＋７２２−１と第二送信メモリ２２−２へのバッファ
記憶が１フレームごとに交互に行われる。

なお信号ＷＲは書き込み開始の先頭位置を示すタイミン
グ信号であり、また信号ＷＣＫは第一送信メモリ２２−
１、第二送信メモリ２２−２への書き込み制御信号であ
り、かつ該両信号はデータが１フレームを送られてくる
ごとに１回出力される信号であり、両信号ＷＣＫとＲＣ
Ｋは第一送信メモリ２２−１と第二送信メモリ２２−２
に１フレームごとに交互に出力される。前記第一送信メ
モリ２２−１と第二送信メモリ２２−２では、クロック
抽出部２７において回線２４からの受信データの中から
抽出・生成しかつ回線ＣＫに同期して１フレームごとに
出力される該ＲＲ倍信号ＲＣＫ信号が加えられて交互に
読み出しが行われる。この結果、時分割多重バス２０か
ら入力した８並列データは、フレーム同期が取られかつ
時分割された直列データに変換されてドライバ２３を介
して回線２４上に送出される。なおこのような書き込み
と読み出しの動作が行われている際、送信位相比較部２
９ではそれぞれの第一送信メモリ２２−１および第二送
信メモリ２２−２に入力する前記信号ＷＲと前記信号Ｒ
Ｒとの位相比較を行って書き込みデータと読み出しデー
タの重なりを防止するように動作をしており、もし第一
送信メモリ２２−１または第二送信メモリ２２−２に入
力するデータの遅延変動等によるスリップにより書き込
みデータと読みだしデータに重なりが発生して両信号が
近ずくような場合、該遅延変動を２フレームの時間差内
で吸収する方法によりスリップ検出信号（ＳＳ）を送信
位相比較部２９より第二パルス発生部２８へ送出し、前
記第二パルス発生部２８からの信号ＲＲの送出タイミン
グを変更することによって書き込みと読み出しの時間差
が常に一定になるように制御している。

なお回線２４からのデータを受信する場合においても同
様に、レシーバ２６からの時分割多重化された直列デー
タを非同期の書き込み及び読み出しを行う第一受信メモ
リ３１−１と第二受信メモリ３１−２に入力して１フレ
ームごとに交互にバッファ記憶させ、第二パルス発生部
２８からの信号ＷＲと信号ＷＣＫおよび第一パルス発生
部２５からの信号ＲＲと信号ＲＣＫを第一受信メモリ３
１−１と第二受信メモ＋７３１−２に加えて１フレーム
ごとに書き込みと読み出しを交互に行い、該第一受信メ
モリ３１−１と第二受信メモリ３１−２からの出力デー
タを直列−並列変換回路３２に加えて８ビットの直列デ
ータから８並列に変換を行い、時分割多重バス２０にデ
ータを送出する。この場合も前記送信比較部２９と同様
の機能をもつ受信位相比較部３３において、前記第二パ
ルス発生部２８からの信号ＷＲと前記第一パルス発生部
２５からの信号ＲＲとの位相比較を行うことにより、第
一受信メモリ３１−１と第二受信メモリ３１−２におけ
る書き込みデータと読み出しデータのタイミングの重な
りを防止するように動作を行っており、もし同一の受信
メモリ３１−１．３１−２で両データに重なりが発生し
たような場合の該遅延変動を２フレームの時間内で吸収
する方法によって、前記信号Ｒ３を受信位相比較部３３
から第二パルス発生部２８に対し送出して前記第二パル
ス発生部２８からの信号ＷＲの送出タイミングを制御し
、該信号ＲＲと該信号ＷＲの時間差を一定になるように
制御している。

すなわち上記したような同期時分割多重方式において、
回線２４（伝送路）の遅延変動やバラツキによる受信デ
ータの位相変動を２フレ一ム分の時間内で吸収し、特定
の時間位置に受信データのフレーム位相を合わせて送出
を行うフレーム位相同期回路では、回線２４からの直列
データを装置内の時分割された時分割多重バス２０の任
意のタイムスロットへ送出するためには、フレームごと
の位相同期をとる非同期動作のメモリ、所謂エラスティ
ックなメモリが必要となり、このため回路規模を大きく
しているのである。

〔発明が解決しようとする課題〕

この従来の非同期動作のメモリを用いたフレーム位相同
期回路では、送信メモリおよび受信メモリを用いている
ため回路規模が複雑かつ規模が大きくなると言う問題が
ある。

本発明は、受信側に設けたメモリを削除することにより
、回路規模の縮小を行ったフレーム位相同期回路を提供
することを目的とする。

〔課題を解決するための手段〕

本発明は第１図に示すように　入力する直列の受信デー
タを並列の出力データに変換し送出するものにおいて、
前記受信データから抽出されたクロックパルスから１フ
レーム毎のシフトクロック及び回線クロックとを出力す
る第二パルス発生部４と、装置側からバスクロツタを入
力し、第一出力可能信号ＥＮＢ　ｌと第二出力可能信号
ＥＮＢ　２とを２フレームごとに交互に出力する第一パ
ルス発生部５と、前記のＥＮＢ　１とＥＮＢ　２とバス
クロツタ及び回線クロックの位相比較を行い、前記受信
データを２フレームごとにラッチするラッチクロック１
とラッチクロック２とを交互に送出する受信位相比較部
６と、前記受信データを前記シフトクロックにて各々が
１ビットをシフトしかつ直列データ数に等しい数の並列
のシフトデータに並べ変えし、また前記並列のシフトデ
ータを前記ラッチクロック１とラフチク口７り２にてラ
ッチして２フレームごとに出力される並列データに変換
し、該並列データを前記ＥＮＢ１とＥＮＢ２にて選択し
２フレームごとに出力する動作を行う並列接続の第一直
列−並列変換回路１Ａと第二直列−並列変換回路１Ｂと
を具備し、前記直列データを前記二つの直列−並列変換
回路１Ａ、１Ｂとをもちいて位相同期をとりながら並列
データに変換し、かつ時分割多重バス２上の所望の任意
のタイムスロットに送出するように構成するものである
。

〔作　用〕

本発明は第１図に示す構成において、第一パルス発生部
５にて２フレームごとに交互に出力する信号ＥＮＢ　１
と信号ＥＮＢ２を、第二パルス発生部４にて１フレーム
ごとに出力するシフトクロックを、また受信位相比較部
６にて２フレームごとに交互に出力するラッチクロック
ｌとラッチクロック２を生成してそれぞれを直列−並列
変換回路１に入力し、入力された受信データをシフトク
ロックにより並列かつ各々が１ビットをシフトするシフ
トデータに並べ変えを行い、次ぎに並べ変えた該シフト
データを前記ラッチクロック１およびラッチクロック２
によりラッチすることにより並列構成の出力データに変
換をし、更に該出力データを信号ＥＮＢ　ｌと信号ＥＮ
Ｂ２により選択し並列構成の出力データに変換を行って
送出するようにしている。

従って直列−並列変換回路１では受信データの直列−並
列変換とフレームごとの位相同期をとり、かつ時分割多
重バス２上の任意のタイムスロットにデータを送出する
ことが可能になる。

〔実　施　例〕

第２図は本発明の一実施例の回路構成を示す図であり、
第４図の受信側部分に相当した回路である。また第３図
（その１）及び第３図（その２）は本発明の一実施例の
タイムチャートである。図中、１Ａは第一直列−並列変
換回路また１Ｂは第二直列−並列変換回路であり、両回
路は同一構成の回路であり、例えば８ビット直列構成の
受信データ（ａ）（例えば、データ０、データ１、・・
・・データ７と直列につづ（８ビット構成のデータ）を
８本の並列データ０）に変換し出力する構成を有したも
のであり、シフトレジスタＩ１ＡとＩ１Ｂ　、　ＦＦ１
２Ａと１２Ｂおよびバッファ１３Ａと１３ｂからなる回
路、２は受信される直列データ（１）の通路となる時分
割多重バス、３は受信データ（ａ）からクロックパルス
を抽出するクロック抽出部、４はクロック抽出部３にお
いて抽出した該クロックパルスからシフ）ＣＫ（ｂ）と
ＩＣＬＫ（ｄ）を生成する第二パルス発生部、５は装置
からのパスタロック（沿から出力可能信号であるＥＮＢ
Ｉ（Ｊ）とＥＮＢ２（ｋ）の両信号を出力する第一パル
ス発生部、６は前記のＩＣＬＫ　（ｄ）とバスクロツタ
（８）およびＥＮＢＩ（ＪｌとＥＮＢ２（ｋ）の画信号
の位相比較を行って得られたラッチＣＫ　１　（ｅ）お
よびラッチＣＫ　２　（ｆ）とをＦＦ１２ＡとＦＦ１２
Ｂに加え、該ランチＣＫ　１　（８）によりシフトレジ
スタＩ１Ａからの受信データ（ａ）をＦＦ１２Ａに、ま
た該ラッチＣＫ　２　（ｆ）によりシフトレジスタＩ１
Ｂからの受信データ（ａ）をＦＦ１２Ｂにそれぞれラッ
チさせる受信位相比較部である。以下第２図と第３図を
用いてその動作を説明する。

回線から入力したデータ６ａ〜データ７ａｓデータＯｂ
〜データ７ｂ、データＯｃ〜データ４ｃ・・・の８ビッ
ト直列構成の受信データ（ａ）（以下データ０〜７と称
す）は、直列−並列変換回路１とクロック抽出部３に入
力される。前記クロック抽出部３では、受信したデータ
０〜７のそれぞれに含まれたクロックパルスを抽出して
第二パルス発生部４に加え、各データ０〜７ごとに出力
されるシフトＣＫ（ｂ）と１フレームごとに出力される
ＩＣＬＫ（ｄ）を生成する。そして各データ０〜７に対
応した時間に出力されるシフトＣＫ（ｂ）はシフトレジ
スタＩ１ＡおよびシフトレジスタＩ１Ｂに入力し、また
ｌフレーム毎に出力されるＩ　ＣＬ　Ｋ　（ｄ）は受信
位相比較部６へそれぞれ出力される。シフトレジスタＩ
１Ａでは入力する受信データ（８）を前記シフトＣＫ　
（ｂ）により１クロフクが入力するごとに１クロツクを
シフトして８本並列のデータ（Ｃ）に示すごと＜１７〜
ＩＯに並べる変換をしてＦＦ１２Ａへ出力し、またシフ
トレジスタＩ１Ｂでは入力する受信データ（ａ）を前記
シフトＣＫ（ｂ）によりシフトして８本並列のデータ（
Ｃ）の１１７〜＃０に並べる変換をしてＦＦ１２Ｂへ出
力する。そしてＦＦ１２ＡとＦＦ１２Ｂでは、入力する
８本並列の＃７〜＃Ｏの出力データ（Ｃ）を保持を行い
、受信位相比較部６においてＩＣＬＫ（ｄ）と装置側の
バスクロック（ａおよび２フレームごとの信号ＥＮＢＩ
（ｊ）と信号Ｅ　Ｎ　Ｂ　２　（ｋｌに同期して交互に
出力するラッチＣＫ　１　（ｅ）とラッチＣＫ　２　（
ｆ）により２フレームごとに順次にラッチし、ＦＦ１２
ＡとＦＦ１２Ｂからは２フレームごとに出力する直列構
成のデータ（ｈ）とデータ（１）にそれぞれ変換しバッ
ファ１３Ａとバッファ１３Ｂを介して時分割多重バス２
に出力される。なおバッファ１３八　とバッファ１３Ｂ
には、任意のタイムスロットにデータを挿入し伝送させ
るための信号ＥＮＢＩ（１１と信号ＥＮＢ２（ｋ）が入
力しており、この信号Ｅ　Ｎ　Ｂ　Ｏ）と信号Ｅ　Ｎ　
Ｂ　２　（ｋ）により選択されるタイムスロットにＦＦ
１２ＡとＦＦ１２Ｂからの８本並列の２フレ一ム間隔の
データ（ｈ）とデータ（１）を挿入し、１フレームごと
に出力れるデータ（１）に変換されて時分割多重バス２
に対し送出される。なお時分割多重バス２へのデータ送
出のタイミングは、１フレームの周期（データθ〜デー
タフの時間幅）に一致しており、例えば（ｋｌに示すよ
うに１２．５ｍ（１フレームが８ＫＨｚのとき）である
、更に受信位相比較部６においては、信号ＩＣＬＫ（ｄ
）の立ち上がり時間と信号ＥＮＢＩＯ）と信号ＥＮＢ２
（ｋ）の立ち下がり時間が同一になることにより、信号
Ｉ　ＣＬ　Ｋ　（ｄ）をバスクロック（ｇ）により打ち
直す際にバスクロック（ｇ）の立ち上がり時間または立
ち下がり時間の何れかで打ち直されて不安定状態になる
ことが無くしかつ必ずバスクロック（ｇｌの立ち上がり
時間において打ち直しされる様に、信号ＩＣＬＫ　（ｄ
）に対し信号ＥＮＢＩ（Ｊ）と信号ＥＮＢ２（ｋ）が近
すいた際にはラッチＣＫ　ｌ　（ｅ）とラッチＣＫ　２
　（ｆ）が信号ＥＮＢＩ（Ｊ）と信号ＥＮＢ２（ｋ）の
１クロツクの後に来るように制御されている。

〔発明の効果〕

以上の説明から明らかなように本発明によれば、非同期
動作の受信メモリを用いることなしに直列データを並列
データに変換することができ、このため回路構成の集積
化をはかることによる小型化が可能になる。

を示す。

【図面の簡単な説明】

第１図は本発明の原理を示す回路構成図、第２図は本発
明の一実施例の回路構成を示す図、第３図は本発明の一
実施例回路のタイムチャート、 第４図は従来例の回路構成を示す図、 である。 図において、 １Ａ、１Ｂは直列−並列変換回路、 ２は時分割多重バス、 ４は第二パルス発生部、 ５は第一パルス発生部、 ６は受信位相比較部、 本発明の原理を示す回路構成図 第 図 本発明の一実施例の回路構成を示す図 １１２図 く−１フレーム　（８ビット）−−→・次ページへ 次ページへ 本発明の一実施例回路のタイムチャート第 図（その１） ０ａ〜７ａ ０ｂ〜７ｂ 本発明の一実施例回路のタイムチャート第 図（その２）

Claims (1)

1. 【特許請求の範囲】 入力する直列の受信データを並列構成の出力データに変
   換し送出するものにおいて、 前記受信データから抽出されたクロックパルスから１フ
   レーム毎のシフトクロック及び回線クロックとを出力す
   る第二パルス発生部（４）と、装置側からバスクロック
   を入力し、第一出力可能信号ＥＮＢ１と第二出力可能信
   号ＥＮＢ２とを２フレームごとに交互に出力する第一パ
   ルス発生部（５）と、 前記のＥＮＢ１とＥＮＢ２とバスクロック及び回線クロ
   ックの位相比較を行い、前記受信データを２フレームご
   とにラッチするラッチクロック１とラッチクロック２と
   を交互に送出する受信位相比較部（６）と、 前記受信データを前記シフトクロックにて各々が１ビッ
   トをシフトしかつ直列データ数に等しい数の並列のシフ
   トデータに並べ変えし、また前記並列のシフトデータを
   前記ラッチクロック１とラッチクロック２にてラッチし
   て２フレームごとに出力される並列データに変換し、該
   並列データを前記ＥＮＢ１とＥＮＢ２にて選択し２フレ
   ームごとに出力する動作を行う並列接続の第一直列−並
   列変換回路（１Ａ）と第二直列−並列変換回路（１Ｂ）
   とを具備し、前記直列データを前記二つの直列−並列変
   換回路（１Ａ、１Ｂ）とをもちいて位相同期をとりなが
   ら並列データに変換し、かつ時分割多重バス（２）上の
   所望の任意のタイムスロットに受信デバッグを送出する
   ようにしたことを特徴とする直列−並列変換回路をもち
   いたフレーム位相同期回路。