JPH0385832A - 直列―並列変換回路を用いたフレーム位相同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 非同期な直列データのフレーム同期をとり並列データに
変換し送出するフレーム位相同期回路に関し、 受信側に設けたメモリを削除することにより、回路規模
の縮小を行ったフレーム位相同期回路を提供することを
目的とし、 回線側から入力する直列構成の受信データを並列構成の
出力データに変換を行い送出するものにおいて、前記受
信データから抽出されたクロックパルスを入力し、シフ
トクロック及び回線クロックを出力する第二パルス発生
部と、装置側からのバスクロックを入力し、出力可能信
号を出力する第一パルス発生部と、前記の出力可能信号
とバスクロックと回線クロックとの位相比較を行い、前
記受信データをラッチさせるためのラッチクロックを出
力する受信位相比較部と、入力した前記受信データを第
二パルス発生部４からのシフトクロックにより並列かつ
各々が１ビットをシフトするシフトデータに並べ変えを
行ったのち、該シフトデータを前記ラッチクロックが出
力されるタイミングでラッチすることにより並列構成の
前記出力データに変換し、前記出力可能信号により所望
のタイミングにおいて該出力データを選択し並列構成の
出力データとして送出する直列−並列変換回路とを設け
、直列−並列変換を行ないながら装置側と回路側との位
相同期をとり、更に時分割多重バス上の所望の任意のタ
イムスロットに受信データを送出するように構成する。

〔産業上の利用分野〕 本発明は、非同期な直列データのフレーム同期をとり並
列データに変換し送出するフレーム位相同期回路に関す
る。

〔従来の技術〕

第４図は従来例の回路構成を示す図である。図中、２０
は伝送するデータの通路になる時分割多本バス、封は例
えば時分割多重バス２０から出力された８並列データを
、ｌフレームを８ビットからなる直列データに変換し出
力する並列−直列変換回路、２２は直列データを非同期
にバッファリング記憶したのち読み出し出力する送信メ
モリ　（所謂非同期に書き込みと読み出しが可能なるエ
ラスティックなメモリ、以下単に送信メモリと称す）、
２３は直列データを回線２４上へ送出するドライバ、２
５は時分割多重バス２０側に設けた第一パルス発生部で
あり、装置からのバスクロックにより生成した同期クロ
ックを並列−直列変換回路２１に入力することにより、
入力した８並列データを直列データに変換し所定のタイ
ムスロットに乗せて送出する制御を行うと共に、書き込
みリセットパルス（ＷＲ）と書き込みクロック（ＷＣＫ
）および読み出しリセットパルス（ＲＲ）と読み出しク
ロック（ＲＣＫ）を出力するものである。また２６は回
線２４からの非同期な直列データを受信するレシーバ、
２７は受信した直列データから回線クロック（回Ｌ４ｆ
ＡＣＫ）を抽出するクロック抽出部、２８はクロック抽
出部２７からの回線ＣＫにより回線側の信号ＲＲと信号
ＲＣＫおよび装置側の信号ＷＲと信号ＷＣＫを出力する
もの、２９は前記第一パルス発生部２５からの信号ＷＲ
と第二パルス発生部２８からの信号ＲＲの位相差を監視
して得られた時間差信号ＳＳを出力する送信位相比較部
である。なお３１はレシーバ２６にて受信した非同期な
直列データをバッファリング記憶する受信メモリ　（所
謂非同期に書き込みと読み出しか行われるエラステイク
なメモリ、以下単に受信メモリと称す）、３２は受信メ
モリ３１入力に記憶された直列データを入力して８並列
データに変換し、時分割多重バス２０へ送出する直列−
並列変換回路である。更に、３３は前記第二パルス発生
部２８からの信号ＲＲと第一パルス発生部２５からの信
号ＷＲの位相差を監視して得られた時間差信号Ｒ３を出
力する受信位相比較部である。

時分割された多電バス２０からは、例えば８並列データ
（８ビット構成）が順次に並列−直列変換回路２１に送
出されている。時分割多重バス２０からの該８並列の入
力データを回線２４上に送出する場合、並列−直列変換
回路２１おいては、第一パルス発生部２５に入力するパ
スクロックに同期し生成された同期クロックにより、時
分割多重バス２０から入力した８並列データの直列デー
タへの変換および所定のタイムスロットに時分割に挿入
する動作を行ったのち、非同期の書き込み及び読み出し
を行う送信メモリ２２に出力される。このとき送信メモ
リ２２では、第一パルス発生部２５に入力するバスクロ
ックから生成した信号ＷＲおよび信号ＷＣＫに同期し入
力する８並列データの送信メモリ２２へのバッファ記憶
が行われる。なお信号ＷＲは書き込み開始の先頭位置を
示すタイミング信号でありまた信号ＷＣＫは送信メモリ
２２への書き込み制御信号であり、かつ該両信号はデー
タが１フレームを送られてくるごとに出力される信号で
ある。前記送信メモリ２２は、クロック抽出部において
回線２４からの受信データ中から抽出・生成しかつ回線
ＣＫに同期して１フレームごとに出力される該ＲＲ倍信
号ＲＣＫ信号が加えられて読み出しが行われる。この結
果、時分割多重バス２０から入力した８並列データは、
フレーム同期が取られかつ時分割された直列データに変
換されてドライバ２３を介して回線２４上に送出される
。なおこのような書き込みと読み出しの動作が行われて
いる際、送信位相比較部２９では前記信号ＷＲと前記信
号ＲＲとの位相比較を行って書き込みデータと読み出し
データの重なりを防止するように動作をしており、もし
データの遅延変動等によるスリップによって書き込みデ
ータと読み出しデータに重なりが発生して両信号が近ず
くような場合は、スリップ検出信号（ＳＳ）を送信位相
比較部２９から第二パルス発生部２８に送出して前記信
号ＲＲの送出タイミングを変更することにより、書き込
みと読み出しの時間差が常に一定になるように制御して
いる。

なお回線２４からのデータを受信する場合においても同
様に、レシーバ２６からの時分割多重化された直列デー
タを非同期の書き込み及び読み出しを行う受信メモリ３
１に入力してバッファ記憶させ、第二パルス発生部２８
からの信号ＷＲと信号ＷＣＫおよび第一パルス発生２５
からの信号ＲＲと信号ＲＣＫを受信メモリ３１に加えて
書き込みと読みだしを行い、該受信メモリ３１からの出
力データを直列−並列変換回路３２に加え、８ビットの
直列データから８並列に変換を行って時分割多電バス２
０にデータを送出する。この場合も前記送信比較部２９
と同様の機能をもつ受信位相比較部３３において、前記
信号ＷＲと前記信号ＲＲとの位相比較を行うことにより
書き込みデータと読み出しデータのタイ壽ングの重なり
を防止するように動作が行われており、もし両データに
重なりが発生したような場合には、前記信号Ｒ３を受信
位相比較部３３から第二パルス発生部２８に対し送出し
て前記ＷＲの送出タイミングを制御し、信号ＲＲと信号
ＷＲの時間差が常に一定になるように制御している。

すなわち上記したような同期時分割多重方式において、
回線２４（伝送路）の遅延変動やバラツキによる受信デ
ータの位相変動を吸収して特定の時間位置に受信データ
のフレーム位相を合わせて送出を行うフレーム位相同期
回路では、回線２４からの直列データを装置内の時分割
された多重バスの任意のタイムスロットへ送出するため
に位相同期をとる非同期動作メモリ、所謂エラスティッ
クなメモリが必要となり、このため回路規模を大きくし
ているのである。

〔発明が解決しようとする課題〕

この従来の非同期動作のメモリを用いたフレーム位相同
期回路では、送信メモリおよび受信メモリを用いている
ため回路規模が複雑かつ規模が大きくなると言う問題が
ある。

本発明は、受信側に設けたメモリを削除することにより
、回路規模の縮小を行ったフレーム位相同期回路を提供
することを目的とする。

〔課題を解決するための手段〕

本発明は第１図に示すように　回線側から入力する直列
構成の受信データを並列構成の出力データに変換を行い
送出するものにおいて、前記受信データから抽出された
クロックパルスを入力し、シフトクロック及び回線クロ
ックを出力する第二パルス発生部４と、装置側からのバ
スクロックを入力し、出力可能信号を出力する第一パル
ス発生部５と、前記の出力可能信号とバスクロックと四
線クロックとの位相比較を行い、前記受信データをラッ
チさせるためのラッチクロックを出力する受信位相比較
部６と、入力した前記受信データを第二パルス発生部４
からのシフトクロックにより並列かつ各々が１ビットを
シフトするシフトデー夕に並べ変えを行ったのち、該シ
フトデータを前記ラッチクロックが出力されるタイミン
グでラッチすることにより並列構成の前記出力データに
変換し、前記出力可能信号により所望のタイミングにお
いて該出力データを選択し並列構成の出力データとして
送出する直列−並列変換回路ｌとを設け、直列−並列変
換を行ないながら装置側と回路側との位相同期をとり、
更に時分割多重バス２上の所望の任意のタイムスロット
に受信データを送出するように構成するものである。

〔作　用〕

本発明は第１図に示す構成において、第一パルス発生部
５にて出力可能信号を、第二パルス発生部４にてシフト
クロックを、また受信位相比較部６にてラフチクロック
をそれぞれ生成して直列−並列変換回路ｌに入力するこ
とにより、前記受信データをシフトクロックにより並列
でかつ各々が１ビットをシフトするシフトデータに並べ
変えを行い、また該シフトデータを前記ラッチクロック
が出力されるタイ藁ングでラッチすることにより並列構
成の出力データに変換を行い、更に前記出力可能信号に
より該出力データを選択し並列構成の出力データに変換
を行って送出するようにしている。

従って直列−並列変換回路１からは、装置側と回路側の
同期をとりながら時分割多重バス２上の任意のタイムス
ロットにデータを送出することか可能になる。

〔実　施　例〕

第２図は本発明の一実施例の回路構成を示す図であり、
第４図の受信側部分に相当した回路である。

また第３図は本発明の一実施例のタイムチャートである
。図中、■は例えば８ビット直列構成の受信データ（ａ
）（例えば、データＯ、データ１１　・・・・データ７
と直列につづく８ビット構成のデータ）を８本からなる
並列データＵ）に変換して出力する並列−直列変換回路
であり、シフトレジスタ１１、　　ＦＦ１２およびバッ
ファ１３からなる回路、２は伝送するデータである直列
データ０１の通路となる時分割多重バス、３は受信デー
タ（ａ）からクロックパルスを抽出するクロック抽出部
、４はクロックパルス抽出部３において抽出した該クロ
ックパルスから（ｂｌのシフトクロック（シフトＣＫ）
と（ｅ）の回線クロック（ＩＣＬに）を生成する第二パ
ルス発生部、５は装置側のバスクロック（ｇ）から（１
１の出力可能信号（ＥＮＢ）を出力する第一パルス発生
部、６は前記のＩＣＬＫ（ｅ）とバスクロック（幻とＥ
　Ｎ　Ｂ　ｆｌ）の三信号の位相比較を行って得られた
ランチＣＫ　（ｆ）をＦＦ１２に加え、該ラッチｃ　Ｋ
　（ｎによりシフトレジスタ１１からの受信データ（ａ
）をＦＦ１２にラッチさせる受信位相比較部である。以
下第２図と第３図を用いてその動作を説明する。

回線から入力したデータ０〜データ７の８ビットからな
る直列構成の受信データ（ａｌは、直列−並列変換回路
１とクロック抽出部３に入力される。

前記クロック抽出部３では、受信したデータ０〜データ
７のそれぞれに含まれたクロックパルスを抽出して第二
パルス発生部４に加えて各々のデータ０〜データ７ごと
に出力されるシフトＣＫ（ｂｌと（６１に示す１フレー
ムごとに出力される回線クロック（ＩＣＬＫ）を生成す
る。そして各データ０〜データ７ごとに出力されるシフ
トＣＫ　（ｂ）はシフトレジスタ１１に出力され、また
ｌフレーム毎に出力れれるＩ　ＣＬ　Ｋ　（ｅｌは受信
位相比較部６へそれぞれ出力される。シフトレジスタ１
１では入力する受信データ（ａ）を前記シフトＣＫ　（
ｂｌによりシフトして８本並列のデータ（Ｃ１〜（ｄ）
に並べる変換をしてＦＦ１２に出力する。このＦＦ１２
の８本並列の出力データｆｃ）〜（ｄｌは、受信位相比
較部６においてＩＣＬＫ（ｅｌと装置側のバスクロック
（ｇ）と信号Ｅ　Ｎ　Ｂ　（１１に同期して得られたラ
ッチＣＫ　（ｆｌによりラッチされて直列構成のデータ
（ｈｌに変換され、該データ（ｈｌはバッファ１３を介
して時分割多重バス２に出力される。μおバッファ１３
には、任意のタイムスロットにデータを挿入し伝送させ
るための信号Ｅ　Ｎ　Ｂ　（１１が入力しており、この
信号Ｅ　Ｎ　Ｂ　（１１により選択されるタイムスロッ
トにＦＦ１２からの８本並列のデータ＋ｈｌを挿入し、
データ（Ｊ）として信号Ｅ　Ｎ　Ｂ　（１，１のタイミ
ングにおいて時分割多重バス２に対し送出される。

なお時分割多重バス２へのデータ送出のタイミングは、
１フレームの周期（データＯ〜データ７の時間幅）に一
致しており、例えば（ｋｌに示すごとく１２．５ｍｓで
ある。更に受信位相比較部６においては、信号Ｉ　ＣＬ
　Ｋ　（ｅｌの立ち上がり時間と信号Ｅ　Ｎ　Ｂ　（１
１の立ち下がり時間が同一になることにより、信号ＩＣ
ＬＫ（ｅｌをバスクロック（ｇ）により打ち直す際にバ
スクロック（ｇｌの立ち上がり時間または立ち下がり時
間の何れかで打ち直されて不安定状態になることがなく
かつ必ずバスクロック（ｇｌの立ち上がり時間において
打ち直しされる様に、信号Ｉ　ＣＬＫ（ｅ）が信号Ｅ　
Ｎ　Ｂ　（１１が近ずいた際にはランチＣＫ　（ｆｌが
信号Ｅ　Ｎ　Ｂ　（１）の１クロンクの後に来るように
制御されている。

〔発明の効果〕

以上の説明から明らかなように本発明によれば、非同期
動作の受信メモリを用いることなしに直列データを並列
データに変換することができ、このため回路構成の小型
化が可能になる。

【図面の簡単な説明】

第１図は本発明の原理を示す回路構成図、第２図は本発
明の一実施例の回路構成を示す図、第３図は本発明の一
実施例回路のタイムチャート、 第４図は従来の回路構成を示す図、 である。 図において、 １は直列−並列変換回路、 ２は時分割多重バス、 ４は第二パルス発生部、 ５は第一パルス発生部、 ６は受信位相比較部、 を示す。 本発明の原理を示す回路構成図 第 図 本発明の一実施例の包路構成を示す間 第 図 １２、５＋ｎｓ 本発明の一実施例回路のタイムチャート従 来 例 の 回 路 構 成 を 不 す 図

Claims (1)

1. 【特許請求の範囲】 回線側から入力する直列構成の受信データを並列構成の
   出力データに変換を行い送出するものにおいて、 前記受信データから抽出されたクロックパルスを入力し
   、シフトクロック及び回線クロックを出力する第二パル
   ス発生部（４）と、 装置側からのバスクロックを入力し、出力可能信号を出
   力する第一パルス発生部（５）と、前記の出力可能信号
   とバスクロックと回線クロックとの位相比較を行い、前
   記受信データをラッチさせるためのラッチクロックを出
   力する受信位相比較部（６）と、 入力した前記受信データを第二パルス発生部（４）から
   のシフトクロックにより並列かつ各々が１ビットをシフ
   トするシフトデータに並べ変えを行ったのち、該シフト
   データを前記ラッチクロックが出力されるタイミングで
   ラッチすることにより並列構成の前記出力データに変換
   し、前記出力可能信号により所望のタイミングにおいて
   該出力データを選択し並列構成の出力データとして送出
   する直列−並列変換回路（１）とを設け、直列−並列変
   換を行ないながら装置側と回路側との位相同期をとり、
   更に時分割多重バス（２）上の所望の任意のタイムスロ
   ットに受信データを送出するようにしたことを特徴とす
   る直列−並列変換回路を用いたフレーム位相同期回路。