JP2591295B2 - フレーム位相同期方式 - Google Patents

フレーム位相同期方式

Info

Publication number
JP2591295B2
JP2591295B2 JP2245085A JP24508590A JP2591295B2 JP 2591295 B2 JP2591295 B2 JP 2591295B2 JP 2245085 A JP2245085 A JP 2245085A JP 24508590 A JP24508590 A JP 24508590A JP 2591295 B2 JP2591295 B2 JP 2591295B2
Authority
JP
Japan
Prior art keywords
signal
frame
output
input
clock
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2245085A
Other languages
English (en)
Other versions
JPH03179830A (ja
Inventor
紅 村上
勉 村瀬
清 室井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Publication of JPH03179830A publication Critical patent/JPH03179830A/ja
Application granted granted Critical
Publication of JP2591295B2 publication Critical patent/JP2591295B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
    • H04J3/0623—Synchronous multiplexing systems, e.g. synchronous digital hierarchy/synchronous optical network (SDH/SONET), synchronisation with a pointer process

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は時分割多重化（TDM）通信装置に関し、特
に、このような装置に用いられるフレーム位相同期方式
に関する。
（従来の技術） 一般に、TDM通信装置には所謂フレーム配列部が備え
られており、このフレーム配列部で複数のTDM信号を同
期している。
ここで、第７図及び第８図を参照して、従来のフレー
ム配列部について説明する。
まず、第７図を参照して、フレーム配列部10はバッフ
ァメモリ11を備えており、このバッファメモリ11には書
き込み回路12の制御によって入力フレーム信号が書き込
まれる。
入力クロック発生回路13は入力フレーム信号に基づい
てまたは他の公知の方法で入力クロックとしてクロック
信号を生成する。入力フレーム同期信号（F.S.P.）発生
回路14は入力フレーム信号からフレーム同期信号を生成
することによって入力フレーム同期信号を生成する。入
力クロック及び入力同期信号は書き込み回路12に与えら
れ、これによって、書き込み回路12は書き込み動作を制
御する。
バッファメモリ11に書き込まれたフレーム信号は読み
出し回路15の制御によってバッファメモリ11から出力フ
レーム信号として読み出さされる。出力クロック発生器
16は入力クロック信号に同期した出力クロック信号を生
成する。一方、出力フレーム同期信号発生器17は出力フ
レーム同期信号を発生する。この出力フレーム同期信号
は予め定められた時間に発生され、そして、位相が入力
フレーム同期信号に対して異なるか遅れている。
第８図には入力フレーム同期信号21、入力クロック信
号22、入力フレーム信号23、出力フレーム同期信号24、
出力クロック信号25、出力フレーム信号26の関係を示
す。出力フレーム信号26は入力フレーム同期信号22と出
力フレーム同期信号24との間の位相差に等しい遅延を持
つことを除いて入力フレーム信号に等しい。従って、出
力フレーム同期信号の最大遅延、つまり、１フレーム遅
延を許容するため、バッファメモリは、１フレーム信号
全体を格納するに十分な要領をもつことが求められる。
ここで、フレーム信号のフォーマットについて説明す
る。第８図において番号23及び26で示すように、フレー
ム信号は複数のタイムスロットを備えている（第８図で
は９個タイムスロットが示されている）。データ又はメ
ッセージを搬送するためのサブフレーム部28に割り当て
られた残タイムスロット（第８図において７タイムスロ
ット）でトランスポートオーバヘッドを搬送するため、
タイムスロットのいくつか（第８図においては２個）は
オーバヘッド部27に割り当てられる。図示の例におい
て、オーバヘッド部27はフレーム同期信号Ｆとメッセー
ジポインターＰを備えており、そして、サブフレーム部
28内のデータ情報は７チャネルa,b,…,gを備えている。
図示のように、この７チャネルいはチャネル番号が当て
られ、オーバヘッド部27の後にサブフレーム部28内のタ
イムスロットの特定スロット、つまり第３のスロットに
割り当てられた第１のチャネルの次のサブフレーム部28
内のチャネル番号の順に配列される。従って、オーバヘ
ッド部27内のポインターＰは３を示す。
（発明が解決しようとする課題） ところで、従来のフレーム配列部ではバッファメモリ
が一つのフレーム信号全体を格納するため十分なメモリ
容量をもつ必要があり、さらに、入力フレーム信号と出
力フレーム信号との位相差が大きいと、バッファメモリ
において大きな遅延が生じ、信号品質が低下してしま
う。
また、TDM通信装置において、互いにビットレートが
異なるフレーム信号、つまり、非同期のフレーム信号を
処理する場合、ビットレートを互いに一致させる必要が
ある。
本発明の目的は小メモリ容量のバッファメモリを用い
て合成遅延小さいフレーム位相配列を行うことのできる
フレーム位相同期方式を提供することにある。
本発明の他の目的は異なるビットレートのフレーム信
号間でフレーム配列を行うことのできるフレーム位相同
期方式を提供することにある。
（課題を解決するための手段） 本発明によれば、入力フレーム信号としての入力時分
割多重化信号を出力フレーム同期信号に対して位相配列
して出力フレーム信号を出力する方式であって，前記入
力フレーム信号のフレームフォーマットは，複数のチャ
ンネル信号を伝送する入力サブフレーム部と前記チャン
ネル信号の伝送を制御するために伝送オーバヘッド信号
を伝送する入力オーバヘッド部とから成り，該入力オー
バヘッド部は入力フレーム同期信号を含んでいるフレー
ム位相同期方式において，前記入力フレーム信号を受け
て該入力フレーム信号を前記入力オーバヘッド部につい
ては分離オーバヘッド部として，前記入力サブフレーム
部については分離サブフレーム部としてそれぞれ分離す
るための分離手段と，該分離手段に接続されて前記分離
サブフレーム部をストアするためのストア手段と，前記
分離手段に接続され前記分離オーバヘッド部と前記出力
フレーム同期信号とを受けて前記入力フレーム同期信号
と前記出力フレーム同期信号との間の位相差で決まる出
力オーバヘッド部を作成するための作成手段と，前記ス
トア手段と前記作成手段とに接続され前記出力フレーム
同期信号を受けて前記出力オーバヘッド部を前記出力フ
レーム信号の一部に付加して出力するための多重化手段
とを含み，該多重化手段は，前記ストア手段からそこに
ストアされた前記チャンネル信号を読み出しチャンネル
信号として読み出し，該読み出しチャンネル信号を前記
出力フレーム信号の残りの部分に付加して出力し、前記
出力フレーム信号が前記出力オーバヘッド部と前記読み
出しチャンネル信号を伝送する出力サブフレーム部とか
ら成るようにしたことを特徴とするフレーム位相同期方
式が得られる。
さらに、本発明によれば、入力クロック信号を有する
入力時分割多重化信号を前記入力クロック信号とは異な
る出力クロック信号に同期した出力フレーム同期信号に
対して位相配列して出力フレーム信号を出力する方式で
あって，前記入力クロック信号の前記入力フレーム信号
を前記出力クロック信号のクロック変換フレーム信号に
変換する手段を含み，前記クロック変換フレーム信号の
フレームフォーマットは，複数の変換チャンネル信号を
伝送する変換サブフレーム部と前記チャンネル信号の伝
送を制御するための伝送オーバヘッド信号を伝送する変
換オーバヘッド部とから成り，該変換オーバヘッド部は
変換フレーム同期信号を含むフレーム位相同期方式にお
いて，前記クロック変換フレーム信号を受けて前記変換
オーバヘッド部を分離オーバヘッド部として，前記変換
サブフレーム部を分離サブフレーム部としてそれぞれ分
離するための分離手段と，該分離手段に接続され前記分
離サブフレーム部をストアするためのストア手段と，前
記分離手段に接続され前記分離オーバヘッド部と前記出
力フレーム同期信号とを受けて前記変換フレーム同期信
号と前記出力フレーム同期信号との間の位相差で決まる
出力オーバヘッド部を作成するための作成手段と，前記
ストア手段と前記作成手段とに接続され前記出力フレー
ム同期信号を受けて該出力フレーム信号の一部に前記出
力オーバヘッド部を付加して出力するための多重化手段
とを含み，該多重化手段は，前記ストア手段からストア
されたチャンネル信号を読み出して前記出力フレーム信
号の残りの部分に前記読み出しチャンネル信号を付加
し，前記出力フレーム信号が前記出力オーバヘッド部と
前記読み出しチャンネル信号を伝送する出力サブフレー
ム部とから成るようにしたことを特徴とするフレーム位
相同期方式が得られる。
（実施例） 以下本発明について実施例によって説明する。
第１図を参照して、図示のフレーム配列部は、第７図
に示したフレーム配列部10と同様にバッファメモリ11、
書き込み回路12、入力クロック発生器13、入力フレーム
同期信号発生器14、読み出し回路15、出力クロック発生
器16、及び出力フレーム同期信号発生器17を備えてい
る。このフレーム配列部30はさらに入力フレーム信号を
分離オーバーヘッド部及び分離サブフレーム部としてオ
ーバーヘッド部及びサブフレーム部に分離するためのデ
マルチプレクサ31、バッファメモリ11から読み出したサ
ブフレームとフレッシュオーバーヘッド信号をマルチプ
レクスして出力フレーム信号を生成するマルチプレクサ
32、及びフレッシュオーバーヘッド信号を作成するポイ
ンター計算回路33を備えている。
デマルチプレクサ31は入力フレーム信号23（第２
図）、入力クロック22（第２図）、及び入力フレーム同
期信号21（第４図）を受け、フレーム信号のサブフレー
ム部28からオーバーヘッド部27を分離し、ポインター計
算回路33及びバッファメモリ11にそれぞれ分離オーバー
ヘッド部及び分離サブフレーム部を送出する。さらに、
ポインター計算回路33に分離オーバーヘッド部を送出し
た際、デマルチプレクサ31は書き込み回路12に書き込み
不可信号を送出する。一方、バッファメモリ11に分離サ
ブフレーム部を送出した際、デマルチプレクサ31は書き
込み回路12にライトイネーブル信号を送出する。従っ
て、書き込み回路12はライトイネーブル信号に応答して
バッファメモリ11にサブフレーム部を書き込む。
マルチプレクサ32は出力クロック25（第２図）及び出
力フレーム同期信号（第２図）を受信する。出力フレー
ム信号のオーバーヘッド部27′（第２図）がマルチプレ
クサ32から送出されるべき時、マルチプレクサ32はポイ
ンター計算回路33からフレッシュオーバーヘッド信号を
取り込み、読み出し不可信号とともに出力フレーム信号
（第２図において）のオーバーヘッド部としてフレッシ
ュオーバーヘッド信号を読み出し回路15に送出する。さ
らに、デマルチプレクサ31から出力フレーム信号のサブ
フレーム部28′（第２図）が送出された時、マルチプレ
クサ32は読み出し回路15にリードイネーブル信号を送出
する。従って、読み出し回路15はリードイネーブル信号
に応答してリードサブフレーム信号としてバッファメモ
リ11に格納されたサブフレーム部を読み出す。そして、
フレッシュオーバーヘッド信号及びリードサブフレーム
信号はマルチプレクサ32でマルチプレックスされて第２
図に示すように出力フレーム信号として送出される。
上述したように、読み出し回路15がマルチプレクサ32
からイネーブル信号を受けた時のみ、入力フレーム信号
のサブフレームはバッファメモリ11に単に格納され、バ
ッファメモリ11から読み出される。つまり、フレッシュ
オーバーヘッドがポインター計算回路から与えられ、マ
ルチプレクサ32から送出された時、バッファメモリ11に
格納されたサブフレーム部はバッファメモリ11から読み
出されない。従って、読み出し回路が不動作のとき、バ
ッファメモリ11に与えられたサブフレーム28内のデータ
信号はバッファメモリ11に格納保持される。この実施例
において、オーバーヘッド部は２タイムスロットを備え
ている。その結果、バッファメモリ11は２タイムスロッ
トで搬送されるデータ信号を格納するのに十分なメモリ
容量を持っており、従って、サブフレーム28内のデータ
信号は失われない。フレッシュオーバーヘッド部が出力
フレーム信号35においてオーバーヘッド部27′としてマ
ルチプレクサ32から送出された後に読み出し回路15はイ
ネーブル信号を受信した際、読み出し回路15はバッファ
メモリ11内に格納されたデータ信号の読み出しを開始す
る。従って、出力フレーム信号35におけるサブフレーム
部28′内のデータ信号又はチャネル信号の順番は、第２
図に示すように、入力フレーム信号におけるサブフレー
ム部28内のチャネル信号と異なる。
従って、ポインター計算回路33は出力フレーム同期信
号及び入力フレーム同期信号の位相差の遅延からフレッ
シュメッセージポインターPxを計算して第２図に示すよ
うにフレッシュオーバーヘッド27′を生成する。
第３図を参照して、ポインター計算回路33はデマルチ
プレクサ31から与えられた分離オーバーヘッド部にメッ
セージポインターＰを取り込むためのポインターデライ
バ41と入力フレーム同期信号から出力フレーム同期信号
の遅延ｙを計算するための減算器42を備えている。さら
に、ポインター計算回路33は次の計算方法に応じてオー
バーヘッド27（実施例ではｘ＝２）に割り当てられたタ
イムスロット番号であるP,y,及びｘからフレッシュポイ
ンターPxを計算する。
Ｐ≦（ｙ−ｘ）の時、 Px＝（Ｐ−ｙ）modf1 Ｐ＞（ｙ−ｘ）の時、 Px＝（Ｐ−ｙ＋ｘ）modf1 ここで、f1は１フレームのタイムスロット数又は長さ
を示す。
上述の計算を実行するため、ポインター計算回路33
は、（ｙ−ｘ）を実行するための第１の減算器43、（Ｐ
−ｙ）modf1を実行するための第２の減算器44、｛Ｐ−
（ｙ−ｘ）｝modf1を実行するための第３の減算器45、
及びＰと（ｙ−ｘ）とを比較して選択信号を生成するた
めの比較器46を有している。第２及び第３の減算器44及
び45からの（Ｐ−ｙ）modf1及び（Ｐ−ｙ＋ｘ）modf1の
うち一つが比較器46からの選択信号に応じてPxとして選
択器47によって選択される。
コンバイナ48はPxとポインターデライバ41で分離され
たＦと組み立て、フレッシュオーバーヘッド27′を生成
する。
TDM通信装置がビットレートの異なるTDM信号を用いて
いる際、フレーム配列を実施する前に、これらTDM信号
はビットレートにおいて互いにマッチしなければならな
い。
このため、第４図に示すようにフレーム配列部30の前
段に入力クロックのTDM信号を異なる出力クロックの変
換TDM信号に変換するためのクロック変換器50が用いら
れる。クロック変換器50からのクロック変換フレーム信
号が第１図に関連して説明した入力フレーム信号として
フレーム配列部30に与えられる。
通常のクロック変換器がクロック変換器50として用い
られるけれども、ここでは、第５図及び第６図を参照し
て新しいクロック変換器について説明する。
入力TDM信号は第１及び第２のパルススタッフ同期、
つまり、データ信号に対して２回のパルススタッフ同期
を用いることによって生成される。従って、TDM信号は
データ信号と第１及び第２のスタフパルスを有してい
る。TDM信号は、第１のパルススタッフ同期によってデ
ータ信号、TDM信号、及びパルススタッフ信号のクロッ
クと異なる出力クロックに位相配列されることが要求さ
れる。
第５図及び第６図を参照して、クロック比較器50は入
力TDM信号61と入力クロック71とを受け、入力TDM信号を
デスタッフする第１のデスタッフ回路51を有している。
入力TDM信号は６個のデータパルス１から６内に第１及
び第２のスタッフパルスs1及びs2を持っている。
第１のデスタッフ回路51は入力TDM信号から第２のス
タッフパルスs2を取り除き、第１のバッファメモリ52に
第１のデスタッフ信号62を送出する。さらに、第１のデ
スタッフ回路51は第２のスタッフパルスの時間位置で入
力クロックのクロックパルスを取り除き、第１のバッフ
ァメモリ52に第１のリムーブクロックを送出する。これ
によって、第１のデスタッフ信号62は第１のバッファメ
モリ52に書き込まれる。
第１のスタッフ回路53は第１のバッファメモリ52に第
２のクロック73を送出し、第１のバッファメモリ52に格
納された第１のデスタッフ信号を第１のリード信号63と
して読み出す。位相比較器54は第１のリムーブクロック
72の位相と第２のクロックの位相とを比較して、第１の
エラー信号を生成する。第１のスタッフ回路53は出力ク
ロック74を受け、第１のエラー信号に基づいて第２のク
ロック73を生成する。その結果、第１のリムーブ信号72
と第２のクロック信号73とは共通の平均周波数を持って
いる。第１のスタッフ回路53は第１のリード信号63に第
３のスタッフパルスs3を加え、出力同期信号74に同期し
た第１のスタッフ信号64を生成する。
そして、第２のデスタッフ回路55は第１のスタッフ信
号64と出力同期信号74を受け、第１のスタッフ信号64か
ら第３のスタッフパルスs3を取り除く。そして、第３の
デスタッフ回路56に第２のデスタッフ信号64を送出す
る。さらに、第２のデスタッフ回路55は第３のスタッフ
パルスの時間位置で出力同期信号74のクロックパルスを
取り除き、第３のデスタッフ回路56に第２のリムーブク
ロック75として送出する。
第３のデスタッフ回路56は第２のデスタッフ信号65及
び第２のリムーブクロック75を受け、第１のスタッフパ
ルスs1を取り除いて第２のバッファメモリ57に第３のデ
スタッフ信号66を送出する。さらに、第３のデスタッフ
回路56は第１のスタッフパルスs1の時間位置で第２のリ
ムーブクロック75のクロックパルスを取り除き、第２の
バッファメモリ57に第３のリムーブクロック76を送出す
る。
第２のバッファメモリ57は第３のデスタッフ信号66及
び第３のリムーブクロック76を受け、第３のデスタッフ
信号66を格納する。
第２のスタッフ回路59は第２のバッファメモリ57に第
３のクロック77を供給し、第２のバッファメモリ57に格
納された第３のデスタッフ信号66を第２のリード信号と
して読み出す。
第２の位相比較器58は第３のリムーブクロック76の位
相と第３のクロックの位相とを比較し、第２のエラー信
号を生成する。
第２のスタッフ回路59は出力クロック74を受け、第２
のエラー信号に基づいて第３のクロックを生成する。そ
の結果、第３のリムーブクロック76と第３のクロック77
とは共通の平均周波数を持つことになる。さらに、第２
のスタッフ回路59は第２のリード信号に第４のスタッフ
パルスs4を加え、出力同期信号74に同期した第２のスタ
ッフ信号68を生成する。
このようにして、入力データ信号から出力同期信号に
スタッフ同期したデータ信号のスタッフ信号を得ること
ができる。
（発明の効果） 以上説明したように、本発明ではメモリ容量の小さい
バッファメモリを用いて遅延が少ないフレーム位相配列
を行うことができ、さらに、異なるビットレートのフレ
ーム信号間でフレーム配列を行うことができるという効
果がある。
【図面の簡単な説明】
第１図は本発明が適用されたフレーム配列部の一実施例
を示すブロック図、第２図は第１図に示すフレーム配列
部における種々の信号間の時間関係を説明するための
図、第３図は第１図中のポインター計算回路を示すブロ
ック図、第４図は本発明が適用されたフレーム配列部の
他の実施例を示すブロック図、第５図は第４図において
用いられるクロック変換器を示すブロック図、第６図は
第７図における種々の信号を示す図、第７図は従来のフ
レーム配列部を示すブロック図、第８図は第７図に示す
フレーム配列部における種々の信号間の時間関係を説明
するための図である。 10……フレーム配列部、11……バッファメモリ、12……
書き込み回路、13……入力クロック発生回路、14……入
力フレーム同期信号発生回路、15……読み出し回路、16
……出力クロック発生器。

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】入力フレーム信号としての入力時分割多重
    化信号を出力フレーム同期信号に対して位相配列して出
    力フレーム信号を出力する方式であって，前記入力フレ
    ーム信号のフレームフォーマットは，複数のチャンネル
    信号を伝送する入力サブフレーム部と前記チャンネル信
    号の伝送を制御するために伝送オーバヘッド信号を伝送
    する入力オーバヘッド部とから成り，該入力オーバヘッ
    ド部は入力フレーム同期信号を含んでいるフレーム位相
    同期方式において，前記入力フレーム信号を受けて該入
    力フレーム信号を前記入力オーバヘッド部については分
    離オーバヘッド部として，前記入力サブフレーム部につ
    いては分離サブフレーム部としてそれぞれ分離するため
    の分離手段と，該分離手段に接続されて前記分離サブフ
    レーム部をストアするためのストア手段と，前記分離手
    段に接続され前記分離オーバヘッド部と前記出力フレー
    ム同期信号とを受けて前記入力フレーム同期信号と前記
    出力フレーム同期信号との間の位相差で決まる出力オー
    バヘッド部を作成するための作成手段と，前記ストア手
    段と前記作成手段とに接続され前記出力フレーム同期信
    号を受けて前記出力オーバヘッド部を前記出力フレーム
    信号の一部に付加して出力するための多重化手段とを含
    み，該多重化手段は，前記ストア手段からそこにストア
    された前記チャンネル信号を読み出しチャンネル信号と
    して読み出し，該読み出しチャンネル信号を前記出力フ
    レーム信号の残りの部分に付加して出力し、前記出力フ
    レーム信号が前記出力オーバヘッド部と前記読み出しチ
    ャンネル信号を伝送する出力サブフレーム部とから成る
    ようにしたことを特徴とするフレーム位相同期方式。
  2. 【請求項２】請求項１記載のフレーム位相同期方式にお
    いて，前記入力フレーム信号はf1で表される数の複数の
    タイムスロットから成り，該タイムスロットのｘ番目は
    前記入力オーバヘッド部に割り当てられ，前記チャンネ
    ル信号は互いに異なるチャンネル番号を割り当てられ，
    前記チャンネル信号の先頭のものは前記入力サブフレー
    ム部における特定のタイムスロットで伝送され，残りの
    前記チャンネル信号は前記入力サブフレーム部における
    残りのタイムスロットに割り当てられると共に，前記チ
    ャンネル信号の順で配列され，前記入力オーバヘッド部
    は該入力オーバヘッド部と前記特定のタイムスロットと
    の間のタイムスロット数を示すためのメッセージポイン
    タＰを含み，前記出力フレーム同期信号は前記入力フレ
    ーム同期信号に対してｙだけ遅延され，前記x,P,yはそ
    れぞれ整数であり，前記出力オーバヘッド部は出力メッ
    セージポインタPxを含み，前記作成手段は,P≦（ｙ−
    ｘ）の時前記出力メッセージポインタPxをPx＝（Ｐ−
    ｙ）mod f1の式に基づいて,P＞（ｙ−ｘ）の時前記出
    力メッセージポインタPxをPx＝（Ｐ−ｙ＋ｘ）mod f1
    の式に基づいてそれぞれ計算し，前記出力フレーム信号
    は前記出力サブフレーム部における特定のタイムスロッ
    ト中に前記先頭チャンネル信号を有し，前記Pxは前記出
    力オーバヘッド部と前記特定とタイムスロットとの間の
    タイムスロット数を表すことを特徴とするフレーム位相
    同期方式。
  3. 【請求項３】入力クロック信号を有する入力時分割多重
    化信号を前記入力クロック信号とは異なる出力クロック
    信号に同期した出力フレーム同期信号に対して位相配列
    して出力フレーム信号を出力する方式であって，前記入
    力クロック信号の前記入力フレーム信号を前記出力クロ
    ック信号のクロック変換フレーム信号に変換する手段を
    含み，前記クロック変換フレーム信号のフレームフォー
    マットは，複数の変換チャンネル信号を伝送する変換サ
    ブフレーム部と前記チャンネル信号の伝送を制御するた
    めの伝送オーバヘッド信号を伝送する変換オーバヘッド
    部とから成り，該変換オーバヘッド部は変換フレーム同
    期信号を含むフレーム位相同期方式において，前記クロ
    ック変換フレーム信号を受けて前記変換オーバヘッド部
    を分離オーバヘッド部として，前記変換サブフレーム部
    を分離サブフレーム部としてそれぞれ分離するための分
    離手段と，該分離手段に接続され前記分離サブフレーム
    部をストアするためのストア手段と，前記分離手段に接
    続され前記分離オーバヘッド部と前記出力フレーム同期
    信号とを受けて前記変換フレーム同期信号と前記出力フ
    レーム同期信号との間の位相差で決まる出力オーバヘッ
    ド部を作成するための作成手段と，前記ストア手段と前
    記作成手段とに接続され前記出力フレーム同期信号を受
    けて該出力フレーム信号の一部に前記出力オーバヘッド
    部を付加して出力するための多重化手段とを含み，該多
    重化手段は，前記ストア手段からストアされたチャンネ
    ル信号を読み出して前記出力フレーム信号の残りの部分
    に前記読み出しチャンネル信号を付加し，前記出力フレ
    ーム信号が前記出力オーバヘッド部と前記読み出しチャ
    ンネル信号を伝送する出力サブフレーム部とから成るよ
    うにしたことを特徴とするフレーム位相同期方式。
  4. 【請求項４】請求項３記載のフレーム位相同期方式にお
    いて，前記入力時分割多重化信号はデータ信号に対して
    パルススタッフ同期が２回行われると共に，前記データ
    信号と第1,第２のスタッフパルスとから成り，前記変換
    手段は，前記入力時分割多重化信号と前記入力クロック
    信号とを受けて前記入力時分割多重化信号から前記第２
    のスタッフパルスを除去するようにデスタッフを行い第
    １のデスタッフ信号を出力すると共に，前記第２のスタ
    ッフパルスの時間位置において前記入力クロック信号の
    クロックパルスを除去して第１の除去クロック信号を出
    力する第１のデスタッフ手段と，該第１のデスタッフ手
    段に接続され前記第１の除去クロック信号の制御の基に
    前記第１のデスタック信号をストアするための第１のバ
    ッファメモリと，前記出力クロック信号を受けて前記第
    １の除去クロック信号と等しい平均周波数を有する第２
    のクロック信号を作成すると共に，前記第２のクロック
    信号の制御の基に前記第１のバッファメモリから前記第
    １のデスタッフ信号を第１の読み出し信号として読み出
    して該第１の読み出し信号に第３のスタッフパルスを加
    えて第３のスタッフ信号を出力するための第１のスタッ
    フ手段と，前記出力クロック信号と前記第１のスタッフ
    信号とを受けて前記第１のスタッフ信号から前記第３の
    スタックパルスを除去し，前記第３のスタッフパルスの
    時間位置において前記出力クロック信号のクロックパル
    スを除去して第２の除去クロック信号を出力するための
    第２のデスタッフ手段と，前記第２の除去クロック信号
    と前記第２のデスタッフ信号とを受けて前記第２のデス
    タッフ信号から前記第１のスタッフパルスを除去すると
    共に，前記第１のスタッフパルスの時間位置において前
    記第２の除去クロック信号のクロックパルスを除去して
    第３の除去クロック信号を出力するための第３のデスタ
    ッフ手段と，前記第３のデスタッフ信号と前記第３の除
    去クロック信号とを受けて前記第３の除去クロック信号
    の制御の基に前記第３のデスタッフ信号をストアするた
    めの第２のバッファメモリと，前記出力クロック信号を
    受けて前記第３の除去クロック信号と等しい平均周波数
    を有する第３のクロック信号を作成すると共に，前記第
    ３のクロック信号の制御のもとに前記第２のバッファメ
    モリから前記第３のデスタッフ信号を第２の読み出し信
    号として読み出して該第２の読み出し信号に第４のスタ
    ッフパルスを加えて第２のスタッフ信号を前記出力クロ
    ック信号に同期した前記クロック変換フレーム信号とし
    て出力するための第２のスタッフ手段とから成ることを
    特徴とするフレーム位相同期方式。
JP2245085A 1989-09-14 1990-09-14 フレーム位相同期方式 Expired - Lifetime JP2591295B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP23850289 1989-09-14
JP1-238502 1989-09-14

Publications (2)

Publication Number Publication Date
JPH03179830A JPH03179830A (ja) 1991-08-05
JP2591295B2 true JP2591295B2 (ja) 1997-03-19

Family

ID=17031202

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2245085A Expired - Lifetime JP2591295B2 (ja) 1989-09-14 1990-09-14 フレーム位相同期方式

Country Status (2)

Country Link
US (1) US5113395A (ja)
JP (1) JP2591295B2 (ja)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9012436D0 (en) * 1990-06-04 1990-07-25 Plessey Telecomm Sdh rejustification
JP2555228B2 (ja) * 1991-03-20 1996-11-20 富士通株式会社 中継装置
US5301195A (en) * 1991-03-29 1994-04-05 Nec Corporation Circuit for multiframe synchronization
US5220676A (en) * 1991-04-19 1993-06-15 Motorola, Inc. Synchronization method and apparatus
JPH05183530A (ja) * 1991-06-06 1993-07-23 Fujitsu Ltd 同期ペイロードポインタ処理方式
US5377228A (en) * 1992-04-20 1994-12-27 Yamaha Corporation Data repeating apparatus
US5717693A (en) * 1992-05-21 1998-02-10 Alcatel Network Systems, Inc. Sonet payload pointer processing and architecture
US5379277A (en) * 1992-06-17 1995-01-03 Nec Corporation Path monitoring bit extraction device
EP0596650A1 (en) * 1992-11-02 1994-05-11 National Semiconductor Corporation Apparatus & method for accommodating cable length delays using isochronous fifoing
JPH06261015A (ja) * 1993-01-11 1994-09-16 Mitsubishi Electric Corp フレーム位相同期装置及びフレーム位相同期方法及び時分割多重フレーム位相同期装置
JP3168487B2 (ja) * 1993-03-15 2001-05-21 富士通株式会社 同期確立チェック方法及び伝送装置
US6192482B1 (en) * 1994-06-17 2001-02-20 International Business Machines Corporation Self-timed parallel data bus interface to direct storage devices
JP3078183B2 (ja) * 1994-09-26 2000-08-21 沖電気工業株式会社 データ受信装置
JP3048504B2 (ja) * 1994-09-26 2000-06-05 沖電気工業株式会社 信号検出回路及びフレーム同期回路
US6144633A (en) * 1996-04-23 2000-11-07 Hitachi, Ltd. Self-healing network, method for transmission line switching thereof, and transmission equipment thereof
JPH10135875A (ja) * 1996-10-28 1998-05-22 Nec Corp エコーキャンセラ装置
US6128319A (en) * 1997-11-24 2000-10-03 Network Excellence For Enterprises Corp. Hybrid interface for packet data switching
JP3884956B2 (ja) 1999-05-28 2007-02-21 富士通株式会社 Ｓｄｈ伝送装置
DE19961139B4 (de) * 1999-12-17 2004-09-30 Siemens Ag TSSI-Überwachungsvorrichtung sowie dazugehöriges Verfahren
US6829315B1 (en) * 2000-01-19 2004-12-07 Mindspeed Technologies, Inc. Alignment of parallel data channels using header detection signaling
US6738395B1 (en) * 2000-09-15 2004-05-18 Nortel Networks Limited Pointer processing and path BIP-8 computation for large concatenated payloads
US6959008B2 (en) * 2001-03-31 2005-10-25 Redback Networks Inc. Alignment of TDM-based signals for packet transmission using framed and unframed operations
US6633972B2 (en) * 2001-06-07 2003-10-14 Intel Corporation Method and apparatus for utilizing static queues in processor staging
CN1534906B (zh) * 2003-04-02 2010-04-28 华为技术有限公司 一种帧对齐方法及电路
AU2004307138C1 (en) * 2003-10-24 2008-11-13 Qualcomm Incorporated Transmission of overhead information for reception of multiple data streams
US7606269B1 (en) * 2004-07-27 2009-10-20 Intel Corporation Method and apparatus for detecting and managing loss of alignment in a virtually concatenated group
US8731002B2 (en) * 2011-03-25 2014-05-20 Invensense, Inc. Synchronization, re-synchronization, addressing, and serialized signal processing for daisy-chained communication devices

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4606023A (en) * 1984-05-31 1986-08-12 Applied Dynamic Research, Inc. Guard time elimination in a time-division multiplexed, active star-coupled, half-duplex mode, synchronous communications network
CA1232693A (en) * 1985-09-05 1988-02-09 Alan F. Graves Network multiplex structure
US4649539A (en) * 1985-11-04 1987-03-10 Honeywell Information Systems Inc. Apparatus providing improved diagnosability
US4833673A (en) * 1987-11-10 1989-05-23 Bell Communications Research, Inc. Time division multiplexer for DTDM bit streams
US4819226A (en) * 1987-11-10 1989-04-04 Bell Communications Research, Inc. Framer circuit for use in a DTDM network
JP2760797B2 (ja) * 1988-03-18 1998-06-04 株式会社日立製作所 ディジタル信号の多重化方法

Also Published As

Publication number Publication date
JPH03179830A (ja) 1991-08-05
US5113395A (en) 1992-05-12

Similar Documents

Publication Publication Date Title
JP2591295B2 (ja) フレーム位相同期方式
US5271001A (en) Synchronous terminal station system
JP3429307B2 (ja) 同期デジタル遠隔通信システムにおけるエラスティックバッファ方法及び装置
US5040174A (en) Time division speech path apparatus
EP0543327B1 (en) A synchronous optical multiplexing system
JPH05199199A (ja) スタッフ同期制御方式
US20020026568A1 (en) Serial data mapping apparatus for synchronous digital hierarchy
JP3957574B2 (ja) セグメント分割多重化装置及びそれに用いるセグメント分割多重化方法
JPH07123247B2 (ja) デイジタルデ−タ伝送方法
JPH0834461B2 (ja) フレ−ムアライナ回路
JP3282707B2 (ja) クロスコネクト回路およびこれを用いた端局装置
JP2611643B2 (ja) 同期データ信号送受信装置
JPH06252870A (ja) データ多重化伝送方式
JP3528124B2 (ja) フレームフォーマット変換装置
JPH04263531A (ja) ディジタル無線伝送方式
JP2583358B2 (ja) Ｐｃｍ信号伝送回路
JPH0756962B2 (ja) データ通信システム
JPH09275576A (ja) ディジタル信号伝送システム
JPH0712163B2 (ja) 多重化マルチフレ−ム同期回路
JPH0813021B2 (ja) 時分割多重伝送システム
JPH0481032A (ja) 音声多重信号送受信回路
JPS5820045A (ja) スタツフ同期方式
JPS61102839A (ja) 多重通信装置
JPH0642651B2 (ja) 多重分離方式
JPH01238332A (ja) ディジタル伝送装置のスタッフ多重方式