JPH0716182B2 - 複数のディジタル伝送路終端方式 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、網同期化された複数のディジタル伝送路を論
理的に終端する方式に係り、特に複数の低速度ディジタ
ル伝送路を、伝送路対応に収容するインタフェース部が
小型化されるのに好適とされた複数のディジタル伝送路
終端方式に関するものである。

［従来の技術］ 網同期化されたディジタル伝送路を複数収容する伝送装
置における、従来技術に係る伝送路終端回路としては、
「ディジタル通信技術」（田中公男・著,1986年３月25
日、東海大学出版会発行）の第94,95頁に記載されてい
るものが知られている。一般に伝送路終端回路は大別し
て、伝送路上の信号レベルと論理回路レベルの信号とを
相互変換する部分と、論理的に伝送路上の多重化フレー
ムを終端する部分とからなるが、上記公知文献による場
合U/B（U;ユニポーラ、B;バイポーラ）、B/U変換部が前
者に、また、他の回路部分は後者に属するようになって
いる。これまでにあっては、そのような伝送路終端回路
はディジタル伝送路対応に設けられるようになってい
る。

［発明が解決しようとする課題］ しかしながら、これまでにあっては、ディジタル伝送路
対応に伝送路終端回路が必要とされていることから、同
期多重変換装置に代表されるような、複数の同期化され
たディジタル伝送路を収容するインタフェース部を有す
る装置においては、収容伝送路数分の伝送路終端回路が
要され、これがためにインタフェース部の規模が大型化
されるという不具合がある。今後伝送装置一般では装置
自体の小型化は必須であり、特にインタフェース部の小
型化は重要な課題となっている。

本発明の目的は、伝送路を終端する回路が小規模化され
得、ひいては伝送装置におけるインタフェース部の小型
化が可能とされた複数のディジタル伝送路終端方式を供
するにある。

［課題を解決するための手段］ 上記目的は、複数のディジタル伝送路各々からの信号に
ついて、長周期位相変動を吸収したうえビット同期をと
り、これらビット同期がとられた信号を複数のディジタ
ル伝送路について多重化した後に時分割多重処理によっ
て、論理的にディジタル伝送路の終端を行なうことで達
成される。

［作用］ 複数のディジタル伝送路各々からのディジタル信号は、
そのディジタル伝送路周囲の温度変動に伴い発生する長
周期位相変動（ワンダ）が先ず吸収された後、スリップ
レスでディジタル伝送路を収容する伝送装置の装置統一
クロックによってビット同期されるようになっている。
更にビット同期された複数の信号はビット多重化された
うえ時分割多重処理によって、フレーム同期や警報検出
・送出，付加情報ビットの挿抜等、論理的な伝送路終端
が行なわれるようになっている。これにより終端用回路
は複数のディジタル伝送路によって共用化され得、伝送
装置のインタフェース部の小型化が図れることになるも
のである。

［実施例］ 以下、本発明の一実施例を第１図から第３図により説明
する。

先ず第１図により本発明に係るディジタル伝送装置での
インタフェース部の構成について説明すれば、本例での
インタフェース部には計２本の網同期化されたディジタ
ル伝送路1,2が収容されており、ディジタル伝送路1,2対
応に設けられた受信側伝送路対応部10,20および送信側
インタフェース回路13,23と、ディジタル伝送路1,2に共
通とされた共通部100とから構成されたものとなってい
る。このうち、受信側伝送路対応部10は受信側インタフ
ェース回路11および位相変動吸収回路12より、また、受
信側伝送路対応部20は受信側インタフェース回路21およ
び位相変動吸収回路23よりなり、受信側伝送路対応部1
0,20は同一構成となっている。更に共通部100は多重回
路101、分離回路102、制御回路103および終端回路104を
以て構成されたものとなっている。

次に、それら回路の全体としての動作について説明すれ
ば、先ず伝送路１受信信号は受信インタフェース回路11
でその信号の等化増幅や識別、符号変換が行なわれ、更
にその信号よりクロック信号LNCKの抽出が行なわれるよ
うになっている。その後は位相変動吸収回路12に対しデ
ータ信号LNDTINとしてクロック信号LNCKとともに送出さ
れるようになっている。位相変動吸収回路12にはそれら
信号LNDTIN,LNCKに加え、制御回路103から書込初期化信
号WRST,読出初期化信号RRSTおよび装置内統一クロック
信号EQCKが入力されており、データ信号LNDTINはそれ自
体に含まれているワンダが吸収されたうえ装置内統一ク
ロック信号EQCKにビット同期されて多重回路101にデー
タ信号LNDTOUTとして送出されるが、このような動作は
受信側伝送路対応部20についても同様となっている。

さて、多種回路101ではそれら２系統のデータ信号LNDTO
UTを、制御回路103からの多重制御信号にもとづきビッ
ト多重したうえ終端回路104に送出するが、終端回路104
にはそのビット多重された信号の他に、インタフェース
部外部から装置内タイミング信号と、多重化された装置
内側入力データとが入力されており、時分割多重処理に
よってフレーム同期や警報検出・送出，付加情報ビット
の挿抜が行なわれるようになっている。その後装置内側
に対してはオクテット多重された装置内側出力データ
と、伝送路終端時に検出された警報情報とが送出される
一方、分離回路102にはフレームとして組立てられたビ
ット多重化信号が、また、制御回路103には多重分離制
御信号および位相変動吸収回路12,22の動作初期化指定
信号が送出されるものとなっている。分離回路102では
制御回路103からの分離制御信号にもとづきビット多重
化信号を２分離し、分離されたビット多重化信号はそれ
ぞれ送信インタフェース回路13,23を介しディジタル伝
送路1,2上に送出されるようになっている。送信インタ
フェース回路13,23では分離されたビット多重化信号は
符号変換された後、ラインドライバを介しディジタル伝
送路1,2上に送出されているものである。

以上、全体としての回路動作について説明したが、ディ
ジタル伝送路対応に設けられる位相変動吸収回路につい
てより詳細に説明すれば以下のようである。

即ち、位相変動吸収回路は本発明に係るディジタル伝送
路終端回路の規模を大きく左右しているが、第２図は位
相変動吸収回路12,22での入出力信号を示したものであ
る。一般にワンダとは、伝送路上を伝搬される信号が、
伝送路上での伝搬遅延時間の変動によってその信号速度
が緩やかに長周期的に変動する現象をいうが、第２図に
示すように位相変動吸収回路への入力データにはワンダ
が含まれたものとなっている。図中F1〜F11は入力デー
タ中のフレームとその区切りを示しており、本来同一時
間長であるべきものがワンダのために不均一になってい
ることが知れる。一方、一般に複数のディジタル伝送路
を収容したうえディジタル伝送路各々からの信号を多重
化する場合には信号速度を同一化し、かつ少なくともビ
ット同期をとる必要があるものとなっている。

本例では位相変動吸収回路12,22がその機能を果してお
り、位相変動吸収回路12,22への入力データはその内部
でワンダが抑圧されたうえ装置内統一クロック信号EQCK
に同期して位相変動吸収回路12,22の出力データとして
多重回路101に出力されるものとなっている。位相変動
吸収回路12,22は具体的には、いわゆるFIFOメモリやES
（Elastic Store）メモリによって構成され、位相変動
吸収回路12,22によってワンダを吸収する際には、スリ
ップによるデータ系列の乱れを防止すべくデータの入出
力側動作が制御されるようになっている。第２図におい
ては、入力データに対する出力データの最小遅延時間Tm
inがTmin０、かつ最大遅延時間TmaxがTmaxＭ・ｆ
（M;メモリ容量,f;信号速度）となるべく設定されてい
るが、この設定は以下に示す条件の下で、位相変動吸収
回路12,22の動作を初期設定することで実現される。

ｉ）インタフェース部電源投入時 全ディジタル伝送路に対応する位相変動吸収回路を初期
設定。

ii）伝送路の入力信号断回復時 入力信号断が回復したディジタル伝送路に対応する位相
変動吸収回路のみ初期設定。

次に、位相変動吸収回路12,22の初期設定動作を、具体
的に説明するために位相変動吸収回路にESメモリを用い
た場合に例をとって説明すれば、第３図は初期設定動作
時における位相変動吸収回路12,22での入出力信号波形
を示したものである。ESメモリは順次書込、順次読出形
式のメモリ素子であり、データの入力側、出力側につい
て各々独立に動作する信号ポートを有したものとなって
いる。この場合データの入出力動作の制御は、メモリ内
部の書込制御回路のアドレスポインタを初期化する書込
リセット信号WRSTと、読出制御回路のアドレスポインタ
を初期化する読出リセット信号RRSTとを外部から加える
ことにより行なわれる。

即ち、第３図に示すように、ESメモリへのデータの書込
はクロック信号LNCKの立上りエッジで、また、読出は装
置内統一クロック信号EQCKの立上りエッジで実行される
ものとして、書込初期化信号WRSTおよび読出初期化信号
RRSTは装置内統一クロック信号EQCKの立上りエッジタイ
ミングとして制御回路103で生成されたうえESメモリに
印加されるようになっている。メモリセルへの書込動作
およびメモリセルからの読出動作の初期化は、書込初期
化信号WRSTおよび読出初期化信号RRSTがいわゆるＨ（ハ
イ）レベルとなった時実行されるようになっている。従
って第３図に示すように、クロック信号LNCKのエッジＡ
で書込されたデータbn₊₂は装置内統一クロック信号EQCK
のエッジＡ′で読出され、以降書込側の時系列通りに装
置内統一クロック信号EQCKのタイミングで出力されるも
のである。その際書込初期化信号WRSTに対する読出初期
化信号RRSTの遅れ時間ΔＴを、先に説明した条件（Tmin
０、かつTmaxＭ・ｆ）を満たすべく制御回路103を
動作せしめることによっては、ESメモリからなる位相変
動吸収回路12,22ではスリップが発生しなくなり、よっ
て、多重回路101に対しビット同期がとれた信号を誤り
なく送出可能となるものである。

以上のように、ディジタル伝送路対応に設けられる位相
変動吸収回路はほぼESメモリ１チップとして構成され
得、その回路規模を小さくすることが可能である。更
に、ディジタル伝送路各々からの信号は位相変動吸収回
路でビット同期がとられた後は、共通部で他のディジタ
ル伝送路からのものと多重化されたうえ論理的なディジ
タル伝送路終端が時分割多重処理によって行なわれるこ
とから、回路の一部共用化によってインタフェース部全
体としての回路規模の縮小が図れることになるものであ
る。なお、ビット同期化、多重化後の時分割多重処理に
よる伝送路終端は、既存技術の信号の多重処理の一種で
あることからその詳細な説明は省略する。

［発明の効果］ 以上説明したように本発明によれば、フレーム同期、警
報検出・送出等の論理的な終端が、時分割多重処理によ
って複数のディジタル伝送路に対し共通化することが可
能となり、複数のディジタル伝送路の終端回路、ひいて
は伝送装置のインタフェース部が小型化され得るという
効果がある。

【図面の簡単な説明】

第１図は、本発明に係るディジタル伝送装置でのインタ
フェース部の一例での構成を示す図である。第２図は、
その構成における位相変動吸収回路の動作を説明するた
めの入出力信号波形を示す図、第３図は、位相変動吸収
回路に対する初期設定動作を説明するための入出力信号
波形を示す図である。 11,12……受信側インタフェース回路、13,23……受信側
インタフェース回路、12,22……位相変動吸収回路、10,
20……受信側伝送路対応部、101……多重回路、102……
分離回路、103……制御回路、104……終端回路、100…
…共通部。

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数の網同期化されたディジタル伝送路を
   収容する伝送装置での伝送路終端方式であって、ディジ
   タル伝送路各々からの信号より、該信号対応に長周期位
   相変動を吸収したうえビット同期をとり、該ビット同期
   がとられた信号を複数のディジタル伝送路について多重
   化した後に時分割多重処理によって、論理的にディジタ
   ル伝送路の終端を行なうことを特徴とする複数のディジ
   タル伝送路終端方式。