JPH01253334A - 複数のディジタル伝送路終端方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、網同期化された複数のディジタル伝送路を論
理的に終端する方式に係り、特に複数の低速度ディジタ
ル伝送路を、伝送路対応に収容するインタフェース部が
小型化されるのに好適とされた複数のディジタル伝送路
終端方式に関するものである。

［従来の技術］ 網同期化されたディジタル伝送路を複数収容する伝送装
置における、従来技術に係る伝送路終端回路としては、
「ディジタル通信技術」　（田中公男・著、　１９８６
年３月２５日、東海大学出版会発行）の第９４．９５頁
に記載されているものが知られている。一般に伝送路終
端回路は大別して、伝送路上の信号レベルと論理回路レ
ベルの信号とを相互変換する部分と、論理的に伝送路上
の多重化フレームを終端する部分とからなるが、上記公
知文献による場合Ｕ／Ｂ（Ｕ；ユニポーラ、Ｂ；バイポ
ーラ）、Ｂ／Ｕ変換部が前者に、また、他の回路部分は
後者に属するようになっている。これまでにあっては、
そのような伝送路終端回路はディジタル伝送路対応に設
けられるようになっている。

［発明が解決しようとする課題］ しかしながら、これまでにあっては、ディジタル伝送路
対応に伝送路終端回路が必要とされていることから、同
期多重変換装置に代表されるような、複数の同期化され
たディジタル伝送路を収容するインタフェース部を有す
る装置においては。

収容伝送路数分の伝送路終端回路が要され、これがため
にインタフェース部の規模が大型化されるという不具合
がある。今後伝送装置一般では装置自体の小型化は必須
であり、特にインタフェース部の小型化は重要な課題と
なっている。

本発明の目的は、伝送路を終端する回路が示現伝送路終
端方式を供するにある。

〔課題を解決するための手段］ 上記目的は、複数のディジタル伝送路各々からの信号に
ついて、長周期位相変動を吸収したうえビット同期をと
り、これらビット同期がとられた信号を複数のディジタ
ル伝送路について多重化した後に時分割多重処理によっ
て、論理的にディジタル伝送路の終端を行なうことで達
成される。

［作用］ 複数のディジタル伝送路各々からのディジタル信号は、
そのディジタル伝送路周囲の温度変動に伴い発生する長
周期位相変動（ワンプ）が先ず吸収された後、スリップ
レスでディジタル伝送路を収容する伝送装置の装置統一
クロックによってビット同期されるようになっている。

更にビット同期された複数の信号はビット多重化された
うえ時分割多重処理によって、フレーム同期や警報検出
送出、付加情報ビットの挿抜等、論理的な伝送路終端が
行なわれるようになっている。これにより終端用回路は
複数のディジタル伝送路によって共用化され得、伝送装
置のインタフェース部の小型化が図れることになるもの
である。

［実施例］ 以下、本発明の一実施例を第１図から第３図により説明
する。

先ず第１図により本発明に係るディジタル伝送装置での
インタフェース部の構成について説明すれば９本例での
インタフェース部には計２本の網同期化されたディジタ
ル伝送路１，２が収容されており、ディジタル伝送路１
．２対応に設けられた受信側伝送路対応部１０．２０お
よび送信側インタフェース回路１３．２３と、ディジタ
ル伝送路１，２に共通とされた共通部１００とから構成
されたものとなっている。このうち、受信側伝送路対応
部１０は受信側インタフェース回路１１および位相変動
吸収回路１２より、また、受信側伝送路対応部２０は受
信側インタフェース回路２１および位相変動吸収回路２
２よりなり、受信側伝送路対応部１０．２０は同一構成
となっている。更に共通部１００は多重回路１０１゜分
離回路１０２、制御回路１０３および終端回路１０４を
以て構成されたものとなっている。

次に、それら回路の全体としての動作について説明すれ
ば、先ず伝送路１受信信号は受信インタフェース回路１
１でその信号の等化増幅や識別、符号変換が行なわれ、
更にその信号よりクロック信号Ｌ　Ｎ　ＣＫの抽出が行
なわれるようになっている。

その後は位相変動吸収回路１２に対しデータ信号ＬＮｌ
）ＴＩＮとしてクロック信号ＬＮＣＫとともに送出され
るようになっている。位相変動吸収回路１２にはそれら
信号ＬＮＤＴＩＮ、ＬＮＣＫに加え、制御回路１０３か
ら書込初期化信号ＷＲ８Ｔ、読出初期化信号ＲＲ８Ｔお
よび装置内統一クロック信号ＥＱＣＫが入力されており
、データ信号ＬＮＤＴＩＮはそれ自体に含まれているワ
ンプが吸収されたうえ装置内統一クロック信号ＥＱＣＫ
にビット同期されて多重回路１０１にデータ信号ＬＮＤ
ＴＯＵＴとして送出されるが、このような動作は受信側
伝送路対応部２０についても同様となっている。

さて、多種回路１０１ではそれら２系統のデータ信号Ｌ
’ＮＤＴＯＵＴを、制御回路１０３からの多重制御４５
号にもとづきビット多重したうえ終端回路１０４に送出
するが、終端回路１０４にはそのビット多重された信号
の他に、インタフェース部外部から装置内タイミング信
号と、多重化された装置内側入力データとが入力されて
おり、時分割多重処理によってフレーム同期や警報検出
・送出、付加情報ビットの挿抜が行なわれるようになっ
ている。

その後装置内側に対してはオクテツト多重された装置内
側出力データと、伝送路終端時に検出されたＷ報情報と
が送出される一方、分離回路１０２にはフレームとして
組立てられたビット多重化信号が、また、制御回路１０
３には多重分離制御信号および位相変動吸収回路１２．
２２の動作初期化指定信号が送出されるものとなってい
る６分離回路１０２では制御回路１０３からの分離制御
信号にもとづきビット多重化信号を２分離し、分離され
たビット多重化信号はそれぞれ送信インタフェース回路
１３゜２３を介しディジタル伝送路１，２上に送出され
るようになっている。送信インタフェース回路１３゜２
３では分離されたビット多重化信号は符号変換された後
、ライントライバを介しディジタル伝送路１．２上に送
出されているものである。

以上、全体としての回路動作について説明したが、ディ
ジタル伝送路対応に設けられる位相変動吸収回路につい
てより詳細に説明すれば以下のようである。

即ち、位相変動吸収回路は本発明に係るディジタル伝送
路終端回路の規模を大きく左右しているが、第２図は位
相変動吸収回路１２．２２での入出力信号を示したもの
である。一般にワンプとは、伝送路上を伝搬される信号
が、伝送路上での伝搬遅延時間の変動によってその信号
速度が緩やかに長周期的に変動する現象をいうが、第２
図に示すように位相変動吸収回路への入力データにはワ
ンプが含まれたものとなっている。図中Ｆ１〜Ｆｉｌは
入力データ中のフレームとその区切りを示しており、本
来同一時間長であるべきものがワンプのために不均一に
なっていることが知れる。一方、−般に複数のディジタ
ル伝送路を収容したうえディジタル伝送路各々からの信
号を多重化する場合には信号速度を同一化し、かつ少な
くともビット同期をとる必要があるものとなっている。

本例では位相変動吸収回路１２．２２がその機能を果し
ており、位相変動吸収回路１２．２２への入力データは
その内部でワンプが抑圧されたうえ装置内統一クロック
信号ＥＱＣＫに同期して位相変動吸収回路１２．２２の
出力データとして多重回路１０１に出力されるものとな
っている。位相変動吸収回路１２、２２は具体的には、
いわゆるＦＩＦＯメモリやＥ　Ｓ　（Ｅ　１ａｓｔｉｃ
　Ｓ　ｔｏｒｅ）メモリによって構成され、位相変動吸
収回路１２．２２によってワンプを吸収する際には、ス
リップによるデータ系列の乱れを防止すべくデータの入
出力側動作が制御されるようになっている。第２図にお
いては、入力データに対する出力データの最小遅延時間
Ｔ　ｗｉｎがＴｗｉｎ≧０、かつ最大遅延時間Ｔｍａｘ
がＴｍａｘ≦Ｍ−ｆ（Ｍ；メモリ容量、ｆ；信号速度）
となるべく設定されているが、この設定は以下に示す条
件の下で、位相変動吸収回路１２．２２の動作を初期設
定することで実現される。

ｉ）インタフェース部電源投入時 全ディジタル伝送路に対応する位相変動吸収回路を初期
設定。

ｉｔ）伝送路の入力信号断回復時 入力信号断が回復したディジタル伝送路に対応する位相
変動吸収回路のみ初期設定。

次に、位相変動吸収回路１２．２２の初期設定動作を、
具体的に説明するために位相変動吸収回路にＥＳメモリ
を用いた場合に例をとって説明すれば、第３図は初期設
定動作時における、位相変動吸収回路１２．２２での入
出力信号波形を示したものである。ＥＳメモリは順次書
込、順次読出形式のメモリ素子であり、データの入力側
、出方側について各々独立に動作する信号ボートを有し
たものとなっている。この場合データの入出力動作の制
御は、メモリ内部の書込制御回路のアドレスポインタを
初期化する書込リセット信号ＷＲ３Ｔと、読出制御回路
のアドレスポインタを初期化する読出リセット信号ＲＲ
８Ｔとを外部から加えることにより行なわれる。

即ち、第３図に示すように、ＥＳメモリへのデータの書
込はクロック信号ＬＮＣＫの立上りエツジで、また、続
出は装置内統一クロック信号ＥＱＣＫの立上りエツジで
実行されるものとして、書込初期化信号ＷＲＳＴおよび
読出初期化信号ＲＲ８Ｔは装置内統一クロック信号ＥＱ
ＣＫの立上りエツジタイミングとして制御回路１０３で
生成されたうえＥＳメモリに印加されるようになってい
る。

メモリセルへの書込動作およびメモリセルからの読出動
作の初期化は、書込初期化信号ＷＲ８Ｔおよび読出初期
化信号ＲＲ８ＴがいわゆるＨ（ハイ）レベルとなった時
実行されるようになっている。

従って第３図に示すように、クロック信号ＬＮＣＫのエ
ツジＡで書込されたデータｂ　ｎ＋２は装置内統一クロ
ック信号ＥＱＣＫのエツジＡ′で読出され、以降書込側
の時系刺通りに装置内統一クロック信号ＥＱＣＫのタイ
ミングで出力されるものである。その際書込初期化信号
ＷＲ８Ｔに対する読出初期化信号ＲＲ８Ｔの遅れ時間へ
Ｔを、先に説明した条件（Ｔ　ｍｉｎ≧Ｏ１かツＴｌ１
ａｘ４．Ｍ−ｆ）を満たすべく制御回路１０３を動作せ
しめることによっては、ＥＳメモリからなる位相変動吸
収回路１２゜２２ではスリップが発生しなくなり、よっ
て、多重回路ｌｏｔに対しビット同期がとれた信号を誤
りなく送出可能となるものである。

以上のように、ディジタル伝送路対応に設けられる位相
変動吸収回路はほぼＥＳメモリ１チップとして構成され
得、その回路規模を小さくすることが可能である。更に
、ディジタル伝送路各々からの信号は位相変動吸収回路
でビット同期がとられた後は、共通部で他のディジタル
伝送路からのものと多重化されたうえ論理的なディジタ
ル伝送路終端が時分割多重処理によって行なわれること
から、回路の一部共用化によってインタフェース部全体
としての回路規模の縮小が図れることになるものである
。なお、ビット同期化、多重化後の時分割多重処理によ
る伝送路終端は、既存技術の信号の多重処理の一種であ
ることからその詳細な説明は省略する。

［発明の効果］ 以上説明したように本発明によれば、フレーム同期、警
報検出・送出等の論理的な終端が、時分割多重処理によ
って複数のディジタル伝送路に対し共通化することが可
能となり、複数のディジタル伝送路の終端回路、ひいて
は伝送装置のインタフェース部が小型化され得るという
効果がある。

【図面の簡単な説明】

第１図は、本発明に係るディジタル伝送装置でのインタ
フェース部の一例での構成を示す図である。第２図は、
その構成における位相変動吸収回路の動作を説明するた
めの入出力信号波形を示す図、第３図は、位相変動吸収
回路に対する初期設定動作を説明するための入出力信号
波形を示す図である。 １１、２１・・・受信側インタフェース［１，１３，２
３・・・受信側インタフェース回路、１２．２２・・・
位相変動吸収回路、１０．２０・・・受信側伝送路対応
部、１０１・・・多重回路、１０２・・・分離回路、１
０３・・・制御回路、１０４・・・終端回路、１００・
・・共通部。 代理人　弁理士　　秋　本　正　実

Claims (1)

【特許請求の範囲】
1. １、複数の網同期化されたディジタル伝送路を収容する
   伝送装置での伝送路終端方式であって、ディジタル伝送
   路各々からの信号より、該信号対応に長周期位相変動を
   吸収したうえビット同期をとり、該ビット同期がとられ
   た信号を複数のディジタル伝送路について多重化した後
   に時分割多重処理によって、論理的にディジタル伝送路
   の終端を行なうことを特徴とする複数のディジタル伝送
   路終端方式。