KR950022133A - 디지탈 전송 인터페이스 회로 - Google Patents

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KR950022133A
KR950022133A KR1019930028387A KR930028387A KR950022133A KR 950022133 A KR950022133 A KR 950022133A KR 1019930028387 A KR1019930028387 A KR 1019930028387A KR 930028387 A KR930028387 A KR 930028387A KR 950022133 A KR950022133 A KR 950022133A
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KR
South Korea
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channel
buffer
control
dasl
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Application number
KR1019930028387A
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Inventor
김기철
Original Assignee
김광호
삼성전자 주식회사
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H—ELECTRICITY
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    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
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Abstract

종합 정보 통신망을 있어서 디지탈 전송 인터페이스 회로에 관한 것으로, 특히 사설교환기와 단말기간에 디지탈 처리하여 인터페이싱하는 디지탈 전송 인터페이스 회로에 관한 것이다. 디지탈 전송 인터페이스회로에 있어서 D채널을 제어하여 HDLC포맷으로 제어하고 타임슬롯을 할당하는 회로가 각각 구성되어 부피가 커지는 것을 해결하기 위해 시스템을 제어 처리하는 중앙처리장치(101)와, 프레임 동기 시호(FS)와, B1, B2 채널 데이타를 각각 출력하기 위한 제1-제2 동기신호(FSa)(FSb)를 상기 프레임동기신호(FS)에 동기시켜 순차적으로 출력하고, 상기 사설교환기로부터 2B+D 채널 데이타를 입력하여 상기 프레임 동기신호(FS)에 동기된 B1,B2채널 데이타를 수신하는 DASL(103)과, 상기 중앙처리장치(101)의 제어를 받아 상기 사설교환기와 터미널간의 정보 전달시 리드/라이트하는 피포(107)와, 단말기로부터 입력되는 각 클럭 신호를 버퍼핑 출력하는 클럭버퍼(105)와, 상기 DASL(103)로부터 출력된 B1,B2채널 데이타를 입력하여 클럭발생부(105)로부터 버퍼링된 클럭신호에 의해 병렬로 타임슬롯을 할당한 버퍼 인에이블 신호를 발생하여 B1,B2채널 데이타를 전송하도록 제어하는 채널제어부(104)와, 상기 채널제어부(104)와, 상기 채널제어부(104)의 제어를 받아 상기 DASL(103)로부터 출력된 B1,B2채널 데이타를 버퍼링 출력하는 버퍼(106)로 구성한다.

Description

디지탈 전송 인터페이스 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 디지탈 전송 인터페이스 회로.

Claims (1)

  1. 사설교환기와 터미널간의 디지탈 전송 인터페이스 회로에 있어서, 시스템을 제어 처리하는 중앙처리장치(101)와, 프레임 동기 신호(FS)와, B1,B2채널 데이타를 각각 출력하기 위한 제1-제2동기신호(FSa)(FSb)를 상기 프레임동기신호(FS)에 동기시켜 순차적으로 출력하고, 상기 사설교환기로부터 2B+D 채널 데이타를 입력하여 상기 프레임동기신호(FS)에 동기된 B1,B2채널 데이타를 수신하는 DASL(103)과, 상기 중앙처리장치(101)의 제어를 받아 상기 사설교환기와 터미널간의 정보 전달시 리드/라이트하는 피포(107)와, 상기 터미널로부터 입력되는 각 클럭 신호를 버퍼링 출력하는 클럭버퍼(105)와, 상기 DASL(103)로부터 출력된 B1,B2채널 데이타를 입력하여 클럭발생부(105)로부터 버퍼링된 클럭신호에 의해 병렬로 타임슬롯을 할당한 후 버퍼 인에이블 신호를 발생하여 B1,B2 채널 데이타를 전송하도록 제어하는 채널제어부(104)와, 상기 채널제어부(104)의 제어를 받아 상기 DASL(103)로부터 출력된 B1,B2채널 데이타를 버퍼링 출력하는 버퍼(106)로 구성함을 특징으로 하는디지탈 전송 인터레이스 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930028387A 1993-12-18 1993-12-18 디지탈 전송 인터페이스 회로 KR950022133A (ko)

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