KR20000039227A - 통신신호의 전송속도 변환장치 - Google Patents
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Abstract
본 발명은 통신 시스템에 관한 것으로서, 특히 64Kbps의 전송속도를 가지는 통신신호와 2.048Mbps의 전송속도를 가지는 E1 중계선을 위한 펄스 코드 변조(PCM) 신호간의 변환을 위한, 통신신호의 전송속도 변환장치에 관한 것이다.
본 발명은, PCM(E1) 중계선 내에서 원하는 채널의 신호를 64Kbps 통신신호로 변환하는 제 1 블럭과, 64Kbps 통신신호를 PCM(E1) 중계선 내의 원하는 채널에 기록하는 제 2 블럭 및 제 1 블럭과 제 2 블럭의 타이밍을 제어하는 제어블럭;을 포함한다.
본 발명은, PCM 다중화 장치와 정합하여 통신하기 위하여 PCM(E1) 신호를 2.048Mbps의 전송속도로 수신하여 64Kbps의 전송속도로 변환한 다음 원하는 채널의 정보를 읽을 수 있으며, 64Kbps의 전송속도를 가지는 통신신호를 2.048Mbps의 전송속도로 변환하여 PCM 신호의 특정채널에 기록함으로써, PCM 다중화 장치의 정합을 용이하게 할 수 있는 효과가 있다.
Description
본 발명은 통신 시스템(Telecommunication System)에 관한 것으로서, 특히 64Kbps의 전송속도를 가지는 통신신호와 2.048Mbps의 전송속도를 가지는 E1 중계선(Trunk)을 위한 펄스 코드 변조(Pulse Code Modulation: PCM) 신호간의 변환을 위한, 통신신호의 전송속도 변환장치에 관한 것이다.
디지털 통신방식을 사용하여 가입자에게 음성통신 서비스를 제공하는 통신 시스템에 있어서, 음성은 64Kbps의 속도를 가지는 음성신호로 변환된다. 통신 시스템은 64Kbps 음성신호를 E1 중계선을 통해 다른 시스템에 연결된 다른 가입자로 전송함으로써, 가입자에게 음성통신 서비스를 제공한다.
E1 중계선은 2.048Mbps의 속도로 PCM 변환된 디지털 신호를 전송한다. 그러므로 64Kbps의 속도를 가지는 통신신호를 E1 중계선을 통해 전송하기 위해서는 64Kbps의 속도를 가지는 통신신호를 2.048Mbps의 PCM 신호로 변환하여야 한다. 또한 E1 중계선을 통해 전달된 신호를 수신하기 위해서는 2.048Mbps의 PCM 신호를 64Kbps의 통신신호로 변환하여야 한다. 게다가 E1 중계선은 다수의 채널을 가지고 있기 때문에, 전송속도 변환장치는, 64Kbps 통신신호를 E1 중계선내의 원하는 채널에 정확하게 실어야 하며, E1 중계선내의 원하는 채널의 정보를 64Kbps 통신신호로 변환하여야 한다.
종래 기술에 의한 통신 시스템의 전송속도 변환장치에 있어서는, PCM(E1) 신호중 원하는 채널의 신호를 분리하여 읽거나, 64Kbps 통신신호를 2.048Mbps의 속도로 변환하여 원하는 채널에 기록할 수 없었다는 문제점이 있었다.
따라서 상기한 바와 같이 동작되는 종래 기술의 문제점을 해결하기 위하여 창안된 본 발명의 목적은, 64Kbps의 전송속도를 가지는 통신신호를 2.048Mbps의 전송속도로 변환하여 PCM(E1) 중계선의 특정채널에 신호를 싣거나, 2.048Mbps의 전송속도를 가지는 PCM(E1) 중계선의 특정채널의 신호를 64Kbps의 전송속도를 가지는 통신신호로 변환하는, 통신신호의 전송속도 변환장치를 제공하는 것이다.
도 1 은 본 발명에 의한 전송속도 변환장치의 일 실시예를 나타낸 구성도.
도 2 는 본 발명에 의한 제 1 블럭의 동작을 나타낸 타이밍도.
도 3 은 본 발명에 의한 제 2 블럭의 동작을 나타낸 타이밍도.
도 4 는 본 발명에 적용되는 직렬/병렬 변환기의 특성을 나타낸 도면.
도 5 는 본 발명에 적용되는 병렬/직렬 변환기의 특성을 나타낸 도면
도 6 은 본 발명에 의한 제어블럭의 구성도.
＜도면의 주요 부분에 대한 부호의 설명＞
100 : 제 1 블럭 110,230 : 버퍼
120,210 : 직렬/병렬 변환기 130,220 : 병렬/직렬 변환기
200 : 제 2 블럭 300 : 제어블럭
상기한 바와 같은 목적을 달성하기 위하여 창안된 본 발명에 따른 통신신호의 전송속도 변환장치의 바람직한 실시예는,
PCM(E1) 중계선 내에서 원하는 채널의 신호를 64Kbps 통신신호로 변환하는 제 1 블럭과;
64Kbps 통신신호를 PCM(E1) 중계선 내의 원하는 채널에 기록하는 제 2 블럭; 및
제 1 블럭과 제 2 블럭의 타이밍을 제어하는 제어블럭;을 포함한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대한 동작 원리를 상세히 설명한다.
도 1 은 본 발명에 의한 전송속도 변환장치의 일 실시예를 나타낸 구성도로서, 도시한 바와 같이, PCM(E1) 중계선 내에서 원하는 채널의 신호를 64Kbps 통신신호로 변환하는 제 1 블럭(100)과; 64Kbps 통신신호를 PCM(E1) 중계선 내의 원하는 채널에 기록하는 제 2 블럭(200) 및 제 1 블럭과 제 2 블럭의 타이밍을 제어하는 제어블럭(300)으로 구성된 것이다.
본 발명에 의해 PCM(E1) 신호를 64Kbps 통신신호로 변환하는 제 1 블럭(100)의 작용 및 효과를 도 2 를 참조하여 상세히 설명하면 다음과 같다.
도 2 에 도시된 바와 같이 제 1 블럭(100)은, 제 3 제어신호(CTRL1)에 의하여 시분할 다중화(Time Division Multiplexing: TDM)된 제 1 PCM 신호를 입력받는 제 1 버퍼(110)와; 입력받은 제 1 PCM 신호를 제 2 클럭(CLK2)에 의하여 8비트 제 1 병렬신호로 변환하는 제 1 직렬/병렬 변환기(Serial to Parallel Converter: S/P)(120) 및 제 1 병렬신호를 입력받아 제 1 제어신호(CS1)와 제 1 클럭(CLK1)에 의하여 제 1 통신신호로 변환하는 제 1 병렬/직렬 변환기(P/S)(130)로 구성된다.
제 1 버퍼(110)로 인가되는 제 1 PCM 신호는, 도 2 의 (가)에 도시한 바와 같이, 프레임당 32개의 채널로 구성되며, 1채널이 8비트로 구성되는 PCM 통화로(Highway) 신호이다. 제어블럭(300)으로부터 제공되는 제 3 제어신호는 제 1 PCM 신호 중에서 각 프레임에서 특정채널에 해당하는 8비트 신호만을 통과시키는 제어신호로서, "로우" 이네이블(low enable)로 동작한다. 각 프레임의 특정채널에 해당하는 각각의 비트는 2.048Mbps의 전송속도로 제 1 직렬/병렬 변환기(120)에 인가된다.
제 1 직렬/병렬 변환기는 제 1 PCM 신호로부터 읽혀진 8비트 신호를 샘플링하기 위하여 제어블럭으로부터 제 2 클럭을 제공받는데, 제 2 클럭은 제 1 PCM 신호중 특정채널에 해당하는 시간일 때만 2.048MHz의 구형펄스를 제공한다. 그러므로 제 1 직렬/병렬 변환기는 제 2 클럭이 로우에서 하이로 천이될 때, 입력신호를 8비트 병렬신호로 샘플링한다.
PCM의 한 프레임은 8KHz의 주기로 동작하기 때문에, 제 1 병렬/직렬 변환기가 제 1 클럭에 의하여 2.048Mbps의 병렬신호를 64Kbps의 전송속도로 샘플링하도록 하기 위하여, 제어블럭은 한 프레임에 8개의 클럭을 생성한다.(8KHz × 8클럭 = 64KHz) 64KHz의 구형파 제 1 클럭이 공급되면, 제 1 병렬/직렬 변환기는 제 1 병렬신호를 제 1 클럭이 로우에서 하이로 천이될 때 샘플링하여, 64Kbps의 제 1 통신신호로 출력한다. 8비트를 한 프레임으로 보면, 제 1 병렬/직렬 변환기는 제 1 제어신호, 즉 프레임 동기신호(Frame Synchronous: !FS)가 로우이면 제 1 병렬신호를 읽고, 프레임 동기신호가 하이가 되면 읽어낸 신호를 Q1으로 직렬로 출력한다.
본 발명에 의해 64Kbps의 통신신호를 PCM(E1) 신호로 변환하는 제 2 블럭(200)의 작용 및 효과를 도 3 을 참조하여 상세히 설명하면 다음과 같다.
도 3 에 도시한 바와 같이 제 2 블럭(200)은, 64Kbps의 제 2 통신신호를 입력받아 제 1 클럭(CLK1)에 의하여 8 비트의 제 2 병렬신호로 변환하는 제 2 직렬/병렬 변환기(210)와; 제 2 병렬신호를 입력받아 제 2 제어신호(CS2)와 제 2 클럭(CLK2)에 의하여 직렬신호로 출력하는 병렬/직렬 변환기(220) 및 병렬/직렬 변환기로부터 출력된 직렬신호를 제 3 제어신호(CTRL1)에 의하여 제 2 PCM 신호로서 출력하는 제 2 버퍼(230)로 구성된다.
제 2 직렬/병렬 변환기(210)로 인가되는 제 2 통신신호는, 도 3 의 (나)에 도시한 바와 같이, 직렬 비트셀 신호(serial bit cell signal)로서, 64Kbps의 전송속도로 8비트의 데이터를 전송한다. 제 2 직렬/병렬 변환기는, 제어블럭(300)으로부터 제공되는 64KHz 제 1 클럭이 로우에서 하이로 천이될 때 직렬 비트셀 신호를 샘플링하고 8비트 제 2 병렬신호로 변환하여 출력한다. 즉, 제 2 직렬/병렬 변환기는 제 1 클럭이 로우에서 하이로 천이될 때, 입력신호를 8비트 병렬신호로 샘플링한다.
제 2 병렬/직렬 변환기(220)는 제 2 제어신호에 의하여, 64Kbps로 샘플링된 8비트 제 2 병렬신호를 PCM 신호 각 프레임의 특정 채널에 할당한다. 도 3 의 (라)에 나타낸 바와 같이, 제 2 제어신호는 샘플링된 8비트 제 2 병렬신호를 각 프레임의 특정 채널에 적용할 때 로우로 이네이블된다.
64Kbps로 샘플링된 8비트 병렬신호를 2.048Mbps의 전송속도를 가지는 PCM 신호와 정합하기 위해서, 제 2 병렬/직렬 변환기는 제어블럭으로부터 8비트 병렬신호를 샘플링하기 위한 제 2 클럭을 제공받는데, 제 2 클럭은 PCM 신호중 특정채널에 해당하는 시간일 때만 2.048MHz의 구형펄스를 제공한다. 제 2 병렬/직렬 변환기는 제 2 클럭이 로우에서 하이로 천이될 때, 8비트 제 2 병렬신호를 샘플링된 직렬신호로서 Q1으로 출력한다.
제 2 버퍼(230)는 제 3 제어신호가 로우인 경우에만, Q1으로 출력된 신호를 PCM 신호 각 프레임의 특정채널에 기록한다.
도 4 는 본 발명에 적용되는 직렬/병렬 변환기(120)(210)의 특성을 나타낸 도면으로서, 도시한 바와 같이, 입력된 직렬신호를 클럭에 의하여 8비트 병렬신호(A...H)로 출력한다. 여기서 H는 하이이고 L은 로우이고 X는 돈케어(Don't care)이다. 또한 도 5 는 본 발명에 적용되는 병렬/직렬 변환기(130)(220)의 특성을 나타낸 도면으로서, 도시한 바와 같이, 입력된 8비트 병렬신호(A...H)를 직렬신호(QH)로 출력한다. 여기서 ↑는 로우에서 하이로의 천이이며, Qan, QGn은 가장 최근에 클럭이 로우에서 하이로 천이되기 전 QA와 QG의 레벨이다.
상기된 바와 같은 특성을 가지는 직렬/병렬 변환기는 제 1 클럭 또는 제 2 클럭에 의하여 직렬신호를 병렬신호로 변환하며, 병렬/직렬 변환기는 제 1 및 제 2 제어신호와 제 1 및 제 2 클럭에 의하여 병렬신호를 직렬신호로 변환함으로써, PCM 신호의 원하는 채널을 선택할 수 있다. 상기 제 1 및 제 2 제어신호와 제 1 및 제 2 클럭은 제어블럭(300)에 의하여 생성된다. 도 6 은 본 발명에 의한 제어블럭(300)의 구성도를 나타낸 것으로, (가)에 도시한 바와 같이 2.048MHz 신호(E2M)와 4.096MHz 신호(E4M)와 프레임 동기신호(!FS)를 제공받아, 제 1 클럭(CLK1) 및 제 2 클럭(CLK2)과 제 3 제어신호(CTRL1)를 생성한다. 또한 (나)에 도시한 바와 같이 제어블럭에서 생성된 TXEN1과 !FS는 제 2 제어신호(CS2)를 생성하며, (다)에 도시한 바와 같이 제어블럭에서 생성된 E4M과 TXENRE는 !TXEN2를 생성한다.
이상에서 상세히 설명한 바와 같이 동작하는 본 발명에 있어서, 개시되는 발명중 대표적인 것에 의하여 얻어지는 효과를 간단히 설명하면 다음과 같다.
본 발명은, PCM 다중화 장치와 정합하여 통신하기 위하여 PCM(E1) 신호를 2.048Mbps의 전송속도로 수신하여 64Kbps의 전송속도로 변환한 다음 원하는 채널의 정보를 읽을 수 있으며, 64Kbps의 전송속도를 가지는 통신신호를 2.048Mbps의 전송속도로 변환하여 PCM 신호의 특정채널에 기록함으로써, PCM 다중화 장치의 정합을 용이하게 할 수 있는 효과가 있다.
Claims (3)
- PCM(E1) 중계선 내에서 원하는 채널의 신호를 64Kbps 통신신호로 변환하는 제 1 블럭과;64Kbps 통신신호를 PCM(E1) 중계선 내의 원하는 채널에 기록하는 제 2 블럭; 및제 1 블럭과 제 2 블럭의 타이밍을 제어하는 제어블럭;을 포함하는, 통신신호의 전송속도 변환장치.
- 제 1 항에 있어서, 상기 제 1 블럭은,시분할 다중화(Time Division Multiplexing: TDM)된 제 1 PCM 신호를, PCM 신호의 원하는 채널에 해당하는 시간구간을 이네이블하는 제 3 제어신호(CTRL1)에 의하여 입력받는 제 1 버퍼와;입력받은 제 1 PCM 신호를, 원하는 채널에 해당하는 시간구간에서 구형펄스를 제공하는 제 2 클럭(CLK2)에 의하여 8비트 제 1 병렬신호로 변환하는 제 1 직렬/병렬 변환기 및제 1 병렬신호를 입력받아, 원하는 채널을 선택하는 제 1 제어신호(CS1)와 원하는 채널에 해당하는 시간구간에서 구형펄스를 제공하는 제 1 클럭(CLK1)에 의하여 제 1 통신신호로 변환하는 제 1 병렬/직렬 변환기를 포함하는, 통신신호의 전송속도 변환장치.
- 제 1 항에 있어서, 상기 제 2 블럭은,64Kbps의 제 2 통신신호를 입력받아, 원하는 채널에 해당하는 시간구간에서 구형펄스를 제공하는 제 1 클럭(CLK1)에 의하여 8 비트의 제 2 병렬신호로 변환하는 제 2 직렬/병렬 변환기와;제 2 병렬신호를 입력받아 원하는 채널을 선택하는 제 2 제어신호(CS2)와 원하는 채널에 해당하는 시간구간에서 제 2 클럭(CLK2)에 의하여 직렬신호로 출력하는 병렬/직렬 변환기 및병렬/직렬 변환기로부터 출력된 직렬신호를 원하는 채널을 선택하는 제 3 제어신호(CTRL1)에 의하여 제 2 PCM 신호로서 출력하는 제 2 버퍼를 포함하는, 통신신호의 전송속도 변환장치.
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000043468A (ko) * | 1998-12-29 | 2000-07-15 | 김영환 | 신호처리용량을 증가시킨 무선가입자망 시스템의 가입자 정합장치 |
| KR20020055122A (ko) * | 2000-12-28 | 2002-07-08 | 박태진 | 외부 교환시스템에서 전송된 다중화 신호열의 동기 검출을방지하는 교환시스템 |
| KR100951437B1 (ko) * | 2008-07-01 | 2010-04-13 | 주식회사 장광엔지니어링 | 다기능 디지털 신호 변환 장치 |
-
1998
- 1998-12-11 KR KR1019980054492A patent/KR20000039227A/ko not_active Application Discontinuation
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| KR20020055122A (ko) * | 2000-12-28 | 2002-07-08 | 박태진 | 외부 교환시스템에서 전송된 다중화 신호열의 동기 검출을방지하는 교환시스템 |
| KR100951437B1 (ko) * | 2008-07-01 | 2010-04-13 | 주식회사 장광엔지니어링 | 다기능 디지털 신호 변환 장치 |
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