JPS63206052A - 折り返し試験制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要］ ローカルエリアネットワークの制御装置においては、障
害が発生した場合のその原因箇所の探索のための切り分
けや、保守上の試験等を容易にするため、送信出力を伝
送路を介さずに直接自装置の受信回路で受信することの
できる折り返し機能を設ける必要がある。

従来、このような折り返し機能を有する制御装置におい
て、送信系と受信系の回路をそれぞれ独立して設けたも
のにあっては、ハードウェア量が多く、一方送受信を共
通の回路で行なうように構成されたものにおいては、折
り返し試験に際して該回路を通常の２倍の速度で動作さ
せなければならないのでハードウェアが複雑化し量も増
える等の問題点があった。

本発明は、このような従来の問題点を解決するためデー
タの送信と受信に係る処理の速度を低減せしめることに
より、少ないハードウェア量で容易に実現することので
きる折り返し試験の制御方式について開示している。

［産業上の利用分野］ 本発明はローカルエリアネットワークの制御装置の試験
方式に関するものであって、特に伝送路との接続部分で
ある送信部と受信部のそれぞれの端部間を接続して行な
う折り返し試験の制御に係る。

［従来の技術］ ローカルエリアネットワークの制御装置は複数システム
と通信を行なう装置という性格上高い信頼性が要求され
る。従って、伝送路の制御回路部分における折り返し試
験機能はほとんど必須の機能である。しかし、そのため
にハード量を増大させるのは高信頼化、小型化、低価格
化の面において得策ではない。

従来のローカルネットワークの制御装置の折り返し試験
回路に関する概念図を第３図、第４図に示す。

第３図のような構造においては送信回路５３、受信回路
５４及び共通制御回路５０内の送信バッファ５１、受信
バッファ５２をそれぞれ独立に動作可能な構造にして持
っている。そのため折り返し診断時に送信バッファ５１
の内容を送信回路５３、折り返し回路５５、受信回路５
４を通じて受信バッファ５２に受信することは、特別な
回路を必要とせずに実現することができる。しかし上記
のように各制御回路を独立に持つ必要がある。

第４図のような構造においては送受信回路５８及び共通
制御回路５６内の送受信バッファ５７の回路を共用する
構造をとっている０本構造においては第３図の構造より
もハード量を減少させることができる。しかし折り返し
回路５９を使用しての診断時には送信動作と受信動作を
同時に行なう必要があり、約２倍の速度で動作可能な回
路構成にする必要がある。

また共用回路の一部分のみ高速で動作可能な構造にする
方法もある。

例えば第４図のうち送受信回路５８のみ高速で動作可能
な構造にする。その場合には送受信回路５８の中のＦＩ
ＦＯ（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　０ｕｔ）レジス
タ６０、あるいは６０２の分だけ折り返し診断が可能に
なる。

［発明が解決しようとする問題点］ 上述したような従来の方式において、最初に説明した送
信系と受信系の制御回路をそれぞれ独立に設けるものに
おいては、そのハードウェア量が多くなるという問題点
があった。

また、２番目に説明した送受信回路および送受信バッフ
ァの回路を送信し受信とで共用する構造を採っている場
合には折り返し試験に際する送受信データ間の競合を防
ぐため、当該制御回路を約２倍の速度で動作するものと
しなければならないから、ハードウェアの規模が大にな
ったり、高価になったりするという問題点があった。

更に３番目に説明した送受信回路のみを高速で動作する
構造にした場合には、該送受信回路内のＦＩＦＯレジス
タの長さだけのデータ長しか許容されないから折り返し
試験用のフレーム長の制約があるという問題点があった
。

本発明はこのような従来の問題点に鑑み、送受信系の制
御回路をそれぞれ独立して設ける必要がなく、また、高
速な動作をする制御回路を必要とすることもなく、従っ
て、非常に経済的に実現することが可能であると共に、
折り返し試験用のフレーム長の制約も生じない、折り返
し試験の制御方式を提供することを目的としている。

Ｕ問題点を解決するための手段］ 本発明によれば、上述の目的は、前記特許請求の範囲に
記載のとおり、バッファメモリに保持された送信データ
を１ビットずつ読み出して伝送路に向けて出力する送信
手段と、伝送路を通じて受信した直列データを蓄積する
ことにより受信データを生成する受信手段と、前記送信
手段の出力回路を前記受信手段の入力側に折り返す折り
返し手段とを備えた、折り返し試験機能を有するデータ
送受信制御装置において、折り返し試験を行うとき、送
信データの送出に係る処理と受信に係る処理ま速度を低
減せしめる速度変換手段を設けたことを特徴とする折り
返し試験制御方式により達成される。

［作　用］ 第１図は本発明の詳細な説明するブロック図である。す
なわち、本ブロック図は、送受信バッファを備えた共通
制御回路４と送受信バッファ５と伝送路６の間でフレー
ムの送受信を行なう送受信回路３と送信フレームを折り
返すための折り返し回路１と送受信の転送レートを下げ
るための速度変換回路２からなる。

第１図において、通常の運用時（折り返し診断時以外）
は送受信の転送レートを下げるための速度変換回路２を
動作させない、したがって、伝送路６を流れる転送レー
トと同じ速さで送受信回路３及び送受信バッファ５が動
作する。

ローカルエリアネットワークでは送信と受信が全く同時
に動作する必要がない場合が多く、送受信回路３は伝送
路６の転送レートに耐えうる構造にしておけば良い。

折り返し診断時は折り返し回路１を動作させて、送信フ
レームをそのまま受信フレームにする構成をとる。その
際送受信の転送レートを下げるための速度変換回路２を
動作させる。折り返し診断のために送受信回路３をなる
べく増大させないためには転送レートを１／２以下にす
ることが望ましい、受信したフレームは折り返し回路１
を通って受信フレームとなって再び送受信回路３に帰っ
てくるが転送レートを下げているために、送信動作と同
時に受信動作が可能になる。

［実　施　例コ 第２図は本発明の一実施例のブロック図であって、７は
送信用のエンコーダ、８は受信用デコーダ、９．１０は
ＪＫフリップフロップ、１１は送信パラレルシリアル変
換回路、１２は受信シリアルパラレル変換回路、１３は
ドライバ、１４はレシーバ、１５は折り返し回路、１６
は伝送路を表している。

ＪＫフリップフロップ９あるいは１０は図に示した接続
によって、入力クロックを１７２に分周して出力する回
路として働く。

通常は、この分周回路は動作せず、送信あるいは受信に
係る制御回路は図に示す送信クロックあるいは受信クロ
ックによって動作するが、折り返し試験に際しては、折
り返し回路１５によって、図に示すように送信系と受信
系を接続すると共に前記分周回路を動作させて、送信制
御回路および受信制御回路の動作用クロックをこの分周
回路から供給するようにする。

送受信クロックを１／２に分周したことにより、送信デ
ータＳおよび受信データＲの転送レートは１／２になる
。

これによって、内部の制御回路におけるデータの転送レ
ートが１７２になるから、送受信動作を交互に行なうこ
とにより、その競合を制御することは容易になる。

［発明の効果コ 以上説明したように本発明の方式によれば、ローカルエ
リアネットワークの制御装置における折り返し試験系を
送信系と受信系の制御回路をそれぞれ独立して設ける必
要がなく、また、高速な動作をする制御回路を必要とす
ることもなく構成できるから、装置を経済的に実現し得
る利点を有する。また本方式では、折り返し試験用フレ
ームは通常動作時と同じ長さが可能であり、制約はない
。

【図面の簡単な説明】

第１図は本発明の詳細な説明するブロック図第２図は本
発明の一実施例のブロック図、第３図、第４図は従来の
ローカルネットワークの制御装置の折り返し試験回路を
示す概念図である。 １．１５・・・・・・折り返し回路、２・・・・・・速
度変換回路、３・・・・・・送受信回路、４・・・・・
・共通制御回路５・・・・・・送受信バッファ、６．１
６・・・伝送路、７・・・・・・送信用のエンコーダ、
８・・・・・・受信用デコーダ、９．１０・・・・・・
ＪＫフリップフロップ、１１・・・・・・送信パラレル
シリアル変換回路、１２・・・・・・受信シリアルパラ
レル変換回路、１３・・・・・・ドライバ、１４・・・
・・・レシーバ 代理人　弁理士　井　桁　貞　−゛　・。 第　１　図 送信データ 水光朗の一爽施ケのブロック図 第　２　図 従来のローカルエリアネットワークの制ＮＵ亙の折り返
し試験＠路を示す＠、全図 Ｗｔ、３　図 従来のローカルエリア８−／トワークの制＃嶽亙の析り
辺−し試射１可路を示す１灰令ｌｚ第　４　図

Claims (2)

【特許請求の範囲】
1. （１）バッファメモリに保持された送信データを１ビッ
   トずつ読み出して伝送路に向けて出力する送信手段と、 伝送路を通じて受信した直列データを蓄積することによ
   り受信データを生成する受信手段と、 前記送信手段の出力回路を前記受信手段の入力側に折り
   返す折り返し手段とを備えた、折り返し試験機能を有す
   るデータ送受信制御装置において、 折り返し試験を行うとき、送信データの送出に係る処理
   と受信に係る処理の速度を低減せしめる速度変換手段を
   設けたことを特徴とする折り返し試験制御方式。
2. （２）速度変換手段は、送信あるいは受信手段の通常の
   制御のためのクロックを分周する回路を設け、該回路に
   より生成したクロックを送信あるいは受信手段の制御用
   クロックとして用いるものである特許請求の範囲第（１
   ）項記載の折り返し試験制御方式。