KR20040045006A

KR20040045006A - 전이 검출, 검증 및 기억 회로

Info

Publication number: KR20040045006A
Application number: KR10-2004-7004512A
Authority: KR
Inventors: 호빌러필립; 발렛빈센트
Original assignee: 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 2001-10-26
Filing date: 2002-10-10
Publication date: 2004-05-31
Also published as: EP1438802B1; DE60213443T2; JP2005506798A; ATE334523T1; DE60213443D1; EP1438802A1; CN100531026C; CN1692597A; KR100634193B1; EP1438802B8; WO2003036853A1; JP3813151B2

Abstract

오버샘플링되고, 어떤 샘플 신호가 최상의 데이터를 나타내는지 가리키는 제어 신호를 발생하는 연속적으로 전송된 2진 데이터(비트)의 스트림에서의 전이 위치를 검출하는 공개된 전이 검출, 검증 및 기억(TDVM) 회로가 존재한다. 인입 데이터 스트림은 다중 위상 클럭 신호의 n 위상에 의해 오버샘플링된다. 다중 위상 클럭 신호의 주파수는 안정성을 이유로 인입 데이터의 주파수와 동일하거나, 그 절반이 된다. n 오버샘플 신호(S)는 3개의 섹션으로 구성된 TDVM 회로에 입력된다. 제1 섹션은, 6개의 연속적인 오버샘플 신호(매번 배제되는 중앙 신호)상에서의 3가지의 비교를 2회 실행하는 것을 요건으로 하는 특정한 신호 처리에 따라서, 2개의 연속적인 샘플 신호의 위치에서의 전이를 검출한다. 제3 섹션은 검증된 전이 위치를 기억하고, 데이터를 복구하는데 사용되는 제어 신호를 발생한다. 예컨대, 이 제어 신호는 후속하는 처리에 최상으로 적합한 오버샘플 신호를 선택하기 위해 샘플 선택/데이터 정렬 회로에서 사용될 수 있다.

Description

전이 검출, 검증 및 기억 회로{TRANSITION DETECTION, VALIDATION AND MEMORIZATION CIRCUIT}

집적 회로 간의 고속 2진 데이터 직렬 통신에 있어서, 종종 하나의 집적 회로에서 다른 하나의 집적 회로로 전송되는 신호는, 소정의 클럭 신호로부터 신뢰될 수 있을 정도로 샘플링될 수가 없다. 이러한 경우에, 다중 위상 클럭 발생기에 의해 발생되는 기준 클럭 신호의 n개의 위상을 사용하여 인입 2진 데이터 스트림을 샘플링하는 것이 일반적이다. 다음으로, 에지 검출기는 어떠한 샘플 신호가 후속 처리를 위한 상기 복구 데이터를 나타내도록 유지되는 최적의 후보인지를 결정하는데 사용된다. 이러한 샘플링 기술은, 클럭 신호가 상기 수긴 장치에 전송되지 않는고속 비동기식 직렬 데이터 통신의 경우에 널리 사용된다.

이 주요 문제점에 대해서는, 예컨대 에지 검출기에 관한 미국 특허 제5,577,078호에서 설명된 것과 같은 다수의 해결안이 제시되어 있다. 이 에지 검출기는 입력 데이터 신호가 지연 출력을 생성하는 지연 연쇄기(delay chain)에 결합된다. 인접한 위상이 지연된 쌍이 한번에 하나씩 선택되고, 상기 선택된 위상 쌍 내부 또는 외부에 있는 데이터 신호의 에지 사이에 클럭의 에지(또는 전이)가 하강하는지 여부를 결정하기 위해 상기 클럭 신호와 비교된다. 후자의 경우에 있어서, 상기 과정은 비교를 위해 또다른 쌍에서 반복된다. 상기 데이터는 데이터 주파수의 두배와 동일한 클럭 주파수로, 상기 클럭의 하강 에지에서 샘플링된다. 이 에지 검출기는 몇몇의 불편한 점을 가지고 있다. 첫째, 지연 라인이 제조 과정에 크게 의존하는 것으로 알려져 있다(최선의 경우와 최악의 경우 사이에 3배 차이가 있음). 부가적으로, 이 회로는 열악한 잡음 면역성을 갖고 있으며, 데이터 주파수의 두배와 동일한 클럭 주파수를 요구하기 때문에 상대적으로 느리다.

본 발명은 유럽 특허 출원 번호 제....호인 "2진 데이터 스트림으로부터 데이터 신호를; 복구하기 위한 방법 및 회로"와 제....호인 "샘플 선택 및 데이터 정렬 회로"에 상호 참조된다.

본 발명은 고속 2진 데이터 직렬 통신에 관한 것이고, 특히 인입 직렬 2진 데이터(비트) 스트림을 오버샘플링(over sampling) 함으로써 얻어진 신호 세트 중 어느 신호가, 복구 데이터로서 유지될 수 있는 최적의 후보자인지를 나타내는 제어 신호를 발생하는 전이 검출, 검증 및 기억 회로에 관한 것이다.

도 1은 전이가 지터(jitter)에 의해 영향을 받은 경우의 전형적인 2.5 Gbit/s 직렬 데이터 스트림의 비트의 다이어그램을 나타낸다.

도 2는 도 4의 오실레이터에서 얻어진 C₀내지 C₁₁로 표시되고, n이 12인 위상을 사용한 본 발명에 따른 오버샘플링 기술의 기본 원리를 설명한 다이어그램이다.

도 3은 각각의 회로가 본 발명의 전이 검출, 검증 및 기억 회로와 로컬 다중 위상 클럭 발생기를 포함하는 복수의 데이터 복구 회로로 구성된 다중 채널 수신기의 구성을 도식적으로 보여준다.

도 4는 수신기의 적합한 조작을 위해 필요한 다중 위상 클럭 신호를 발생하는 종래의 6 단계 오실레이터를 보여준다.

도 5는 본 발명의 데이터 복구 회로에서 사용되는 LSSD에 기반한 오버샘플링 회로를 보여준다.

도 6a 내지 6c는 상기 선택 신호를 발생하는 데이터 복구 회로의 본질적 요소인 본 발명의 전이 검출/검증/기억(TDVM) 회로를 포함한 기본적인 회로를 보여준다.

도 7은 도 6a 내지 6c를 참조하여 설명되는 기본적인 회로를 배치한 전이 검출/검증/기억 회로의 전반적인 모습을 보여준다.

도 8은 클럭 주기 당 1 비트를 처리하는데 적합한 경우, 상기 데이터 복구 회로의 또다른 본질적 요소인, 샘플 선택 및 데이터 정렬 회로(SSDA)를 보여준다.

도 9는 클럭 주기당 2비트를 처리하는데 적합한 경우, 도 8의 샘플 선택 및 데이터 정렬 회로의 다양한 설계를 보여준다.

도 10은 샘플 선택 및 데이터 정렬 회로의 조작과 데이터 복구 회로의 전반적인 조작을 현저하게 향상시키는데 사용될 수 있는 선택적인 오버플로우/언더플로우 검출 회로를 보여준다.

도 11은 도 10의 상기 오버플로우/언더플로우 검출 회로로 작업하기 적합한 경우, 도 8의 샘플 선택 및 데이터 정렬 회로를 보여준다.

도 12는 도 10의 오버플로우/언더플로우 검출 회로에 의해 발생되는 선택 신호(G) 및 언더플로우/오버플로우 비트(L)의 조합과 대비하여, 어느 샘플 신호(S)가 선택되는지(클럭 주기 당 하나의 비트를 처리하는 것이 적합한 경우)를 나타내는 표를 보여준다.

본 발명의 주 목적은, 오버샘플 신호 세트 중 어느 신호가 인입 직렬 2진 데이터(비트) 스트림 중 최적의 데이터를 나타내는지를 지시하는 제어 신호를 발생하는 전이 검출, 검증 및 기억 회로를 제공하는 것이다.

고속 직렬 2진 데이터 통신에 적합한 전이 검출, 검증 및 기억 회로를 제공하는 것이 본 발명의 또다른 목적이다.

글리치(glitch)와 에러 검출에 대해 고 잡음 면역성을 가지는 전이 검출, 검증 및 기억 회로를 제공하는 것이 본 발명의 또다른 목적이다.

또다른 본 발명의 목적은, 높은 시험용이성에 대한 LSSD 규칙에 따라 설계된 전이 검출, 검증 및 기억 회로를 제공하는 것이다.

본 발명에 따르면, 인입 직렬 2진 데이터(비트) 스트림에서의 전이 위치를 나타내는 제어 신호를 발생하는 전이 검출, 검증 및 기억 회로(Transition Detection, Validation and Memorization, TDVM)가 개시되어 있다. 그러한 제어 신호는 복수의 오버샘플링 신호 중에서 후속 처리의 과정에 가장 적합한 하나를 선택함으로써 상기 입력 데이터를 복구하는데 사용될 수 있다. 인입 직렬 2진 데이터 (비트) 스트림은 다중 위상 클럭 신호에 의한 오버샘플링 회로에서 샘플링된다. 상기 클럭의 주파수는 일반적으로 상기 인입 데이터의 주파수와 동일하거나 그 절반에 해당한다. 오버샘플 데이터 신호는, 6개의 연속적인 오버샘플 신호상의 3가지 비교를 2회 실행하는 것을 요건으로 하는 특정한 신호 처리에 따라 두개의 연속된 샘플 신호의 위치에서의 전이를 검출하는 TDVM 회로에 인가되며, 그 다음 가장 최근에 검출된 오버샘플 신호의 위치를 확인하고, 최종적으로 이 위치를 전이 위치로서 기억한다. TDVM 회로는 선택 신호(G)를 발생하고, 그 선택 신호는 예컨대 샘플 선택 및 데이터 정렬(Sample Selection and Data Alignment, SSDA) 회로를 마지막으로 구동하는데 사용될 수 있으며, 이 SSDA 회로는 비트 구간의 거의 중앙, 다시말해 비트 에지로부터 가장 먼곳에 위치하는 오버샘플 신호가 선택되게 된다. TDVM 회로는 잡음에 상대적으로 영향을 받지 않도록 제작된다. 예컨대 글리치에 의해 발생하는 샘플 에러는 무시된다.

본 발명을 특징짓는 신규성은 첨부되는 청구항에서 설명된다. 발명의 다른 목적 및 장점뿐만 아니라 본 발명 자체에 대해서는, 부가되는 도면과 함께 바람직한 실시예가 설명된 다음의 상세한 설명을 참조하여 가장 잘 이해할 수 있을 것이다.

종래의 DR(Data Recovery, 데이터 복구) 및 CDR 회로에서는, 시간상 지연되는 기준 클럭 신호의 두개의 상이한 위상이 사용되며, 그중 하나는 전이를 검출하고, 다른 하나는 일련의 처리를 위한 데이터를 포획한다. 그러나, 가능한 준 안정성(metastability) 문제 때문에, 데이터 전이 시에 샘플링을 실행함으로써 얻어지는 특정한 샘플 신호는 상기 전이의 정확한 위치를 정밀하게 지정하는지 확실하지 않고, 상기 검출은 글리치 및 에러 검출의 존재에 의해 더욱 복잡해진다. 그 결과, 클럭 주파수가 첨예하게 증가를 계속함에 따라, 지금까지 실시되어온 종래의 샘플링 기술은 한계에 가까워지고 있는 것이다.

도 2는 클럭 주파수가 인입 데이터 주파수(다중 위상 클럭의 주파수는 일반적으로 인입 데이터 신호와 동일하거나, 그 절반임)의 절반이라고 가정했을 경우의 전형적인 데이터 비트 스트림의 예이다. 도 2의 상단에서 명백한 것처럼, 상기 데이터는 0부터 1까지 변하고(제1 전이), 그 뒤 1에서 0으로 돌아가서(제2 전이), 1과 동일한 제1 비트 다음에 0과 동일한 제2 비트가 온다. 화살표는 도 2의 하단에서 보여지는 클럭 신호의 리딩 에지의 상대적인 위치와 관계된다. 이 경우에, 다중 위상 클럭 발생기에 의해 발생되는 C₀내지 C₁₁로 표시되는, n 이 12 인 클럭 신호가 존재하며, 상기 클럭 발생기란 데이터-인 스트림이 샘플링되는 시간/위치를 결정하는 것이다. 순간적인 경우에는 여전히, 상기 클럭은 인입 데이터의 주파수의 절반에서 진동하기 때문에, 클럭 신호 C₀및 C₆은 반주기만큼 지연되고, 전체 위상 반대의 위치에 있게 된다. 12개의 샘플 신호 S₀-S₁₁가 상기 클럭 신호의 각 주기 T에 대해 얻어지고, 상기 S₀-S₅는 제1 비트에 대한 샘플 신호를 나타내고, S₆-S₁₁는 상기 데이터 스트림의 제2 비트에 대한 샘플 신호를 나타낸다. 예컨대, 만약 연속된 1이 보내지는 것처럼 전송 데이터 상에 변화가 없는 경우에는, 이러한 경우에는, 더 이상 두 연속 비트 사이에 전이가 존재하지 않고, 그 사이의 경계는 "데이터의 에지"라는 말로써 정의된다.

지금부터 자세히 설명될 상기의 오버샘플링 및 특정한 신호 처리는 상기 종래의 기술로부터 출발한다. 본 발명에 의하면, 상기 데이터 스트림의 전이 위치를 정하는 특정한 신호 처리는, 샘플 신호의 특정한 세트상의 각 샘플링에서 실행되는 3가지 비교에 기반한다. 도 2를 참조하면, 예컨대, 위치(m+2) 또는 그 이후에 있어서, 3가지 비교는 수학적인 형태로 쓰여진 다음의 규칙을 만족하는지 여부를 체크하기 위해, S_m-2, S_m-1, S_m+1, 및 S_m+2와 같은 위치(m-2), (m-1), (m+1) 및 (m+2) 에서 얻어지는 샘플 신호에서 실행된다.

(1) S_m-2= S_m-1

(2) S_m-1≠S_m+1

(3) S_m+1= S_m+2

이러한 관계[(1) 내지 (3)]가 확인된다면, 이것은 전이가 위치(m)에서 발생했다는 것을 의미한다. 그러므로, 위치(m)에서 발생한 전이는 위치(m+2)의 시간 또는 그 이후에 식별된다. 그러므로, 6개의 오버샘플 신호를 포함하는 3가지의 비교에 기반한 2회의 조작이 전이를 검출하기 위해 필요하다. 결과로써, 상기 방법은 "사후" 결정("posteriori" decision)에 기반한다.

본 발명에 의하면, 2개의 오버샘플 신호가 규칙[(1) 내지 (3)]을 만족할 것이기 때문에, 임의의 전이가 두 번 검출된다는 것에 주목해야 한다. 도 4에서 명백해지겠지만, 위치(m-1)는 위치(m)와 같이 상기 전이 검출 조건을 만족한다. 이것은상기 전이가 오버샘플 신호 S_m-1또는 S_m의 위치 사이에 중심을 둔다는 것을 의미한다. 본 발명의 방법에 의하면, 여전히 상기 제2 검출기는 다음의 회로에 가외의 지연을 제공하기 때문에, 오직 상기 제2 전이 검출만이 고려될 것이다.

그러므로, 본 발명에 의하면, 신뢰성있는 과정이 그러한 이중 전이 검출에 의해 발생될 수 있는 오류를 방지하기 위해, 전이가 위치(m)에서 검출되는 경우, 만약 그것이 위치(m-1)에서 이전에 검출되었던 것이라면, 이 위치(m-1)는 무효가 될 것이고, 상기 전이는 위치(m)로 정해졌다고 말할 수 있다. 본 발명에 의하면, 샘플 신호 S_m은 충분히 신뢰성이 있다고 판단되지 않으므로, 사용되지 않을 것이다. 비트 당 6번의 샘플링이 있는 특정한 경우에 있어, 위치(m+3)의 샘플 신호는 상기 비트 구간의 중심에 대략 위치하는 것이 바람직하고, 상기 신호는 지터의 최대 허용 값을 제공한다. 다음의 설명에 있어서, S_m+3과 같은 위치(m+3)의 샘플 신호는 상기 비트값을 신뢰성 있게 대표하도록 사용될 것이다[위치(m+1) 및 (m+2)의 샘플 신호도 또한 적합함에도 불구하고]. 더 일반적으로는, 만약 전이가 위치(m)에서 검출된다면, 유지되는 상기 샘플 신호는 위치(m+p)의 신호이며, 상기 p 는 다중 위상 클럭 신호의 하나의 주기에서 비트 수 b 의 두배로써 샘플 수 n 을 나눈 값이다(p = n/2xb). 도 2의 예에서, 샘플 신호의 상기 순차는 S₁₀= 0, S₁₁= 0, S₀= 0, S₁= 1, S₂= 1, S₃= 1, S₄= 1, ...., 등이다. 상기 전이는 클럭 신호 C₀및 C₁의 리딩 에지상에서 검출되며, 샘플 신호 S₁은 전이를 의미하는 것으로 고려되어지므로, 나중에 사용될 샘플 신호는 클럭 신호 C₄의 리딩 에지에서 얻어지는 S₄이다. 도 2에서 명백해지는 바와 같이, 이 방법은 다른 신호로부터 매우 근접한 샘플 신호들을 비교한다는 점에서 흥미롭지만, 그들 사이의 시간 간격과 비교했을 경우, 이 비교를 위해 개방된 시간이 너무 넓다.

<다중채널 수신기(21)>

도 3은 본 발명에 따른 고속 직렬 데이터 통신을 위한 복수의 인입 데이터상의 데이터 복구을 실행하는 다중 채널 수신기의 구성을 보여준다. 도 3에서, 상기 수신기(21)는 우선, 다중 위상 클럭 발생 회로(22)와 데이터-인 0에서 데이터-인 (k-1) 까지의 각 데이터 스트림에 대해 23-0 에서 23-(k-1) 로 분류된, k 데이터 복구 회로를 포함한다.

각 DR 회로(23)는 오버샘플링 회로(24), 전이 검출/검증/기억(TDVM) 회로(25)와 샘플 선택 및 데이터 정렬(SSDA) 회로(26)로 구성된다. 선택적으로, 오버플로우/언더플로우 검출(OD, Overflow/underflow Detection) 회로(27)는 SSDA 조작과 그에 의한 DR 회로의 전반적인 실행을 향상시키도록 사용될 수 있다. 클럭 발생 회로(22)에 의해 발생되는 다중 위상 클럭 신호는 DR 회로(23)의 모든 회로(24 내지 27)에 인가된다. 만약 데이터-인 0 스트림을 처리하는 DR 회로(23-0)를 고려한다면, OS 회로(24-0)으로부터의 출력인 샘플 신호 S 는 TDVM 회로에 인가되고, 제2 입력상의 TDVM 회로(25-0)에 의해 발생되는 G 로 참조되는 신호를 또한 수신하는 SSDA 회로(26-0)의 제1 입력에 인가된다. 차례로, SSDA 회로(26-0)는 두개의 신호를 발생한다. : 복구 클럭과 복구 데이터로서 이 경우에 있어서는 데이터-아웃0. 상기 복구 클럭은 다중 위상 클럭 신호의 소정의 위상이며, 복구 클럭은 상기 복구 데이터에 대한 우수한 일련의 처리를 가능케하여, 완전하게 정렬된다. OD 회로(27-0)는 TDM 회로(25-0)(그것은 비트 구간의 중심에 대응하는 두개의 신호 G에 의해 구동됨)에 연결되고, SSDA 회로(26-0)의 제3 입력에 연결된다. OD 회로(27)의 역할은 SSDA 회로의 선택 용량을 확장하는 것이고, 지터의 조건에서(예컨대, 인입 데이터 스트림에서의 지터를 더 잘 견디는 것) DR 회로(23)의 지터 면역성을 향상시키는 것이다.

설명을 위해, 데이터 복구 회로(23-0)를 고려하자. 직렬 데이터 스트림인 데이터-인은 다중 클럭 신호의 각 주기로 클럭 발생 회로(22)에 의해 발생되는 12개의 클럭 신호 C₀내지 C₁₁의 견지에서, OS 회로(24-0)에서 오버샘플링된다. 다중 위상 클럭 신호의 주파수는 일반적으로, 안정도를 이유로 인입 데이터의 주기와 동일하거나 그 절반이 된다. 상기 샘플 신호 S는 TDVM 회로(25-0)와 SSDA 회로(26-0)에서 공급된다. 혁신적인 TDVM 회로(25-0)는 3개의 섹션으로 구성된다. 제1 섹션은 잡음에 상대적으로 덜 민감하도록(환언하면 글리치에 의해 발생하는 샘플링 오류를 무시함) 명확하게 설계된 전이 검출 회로 주변에 형성된다. 제2 섹션은 동일한 전이의 제2 검출이 즉시 따라오는 경우 제1 전이 검출이 작용하지 않게 만든다. 제3 섹션의 역할은 제2 검출의 위치를 전이 위치로서 기억하는 것이다. 본래, TDVM 회로(25-0)는 인입 데이터 스트림에서의 전이 위치를 결정하고, 글리치에 기인한 오류를 제거하며 마지막으로, 전이 위치를 기억한다. TDVM 회로(25-0)에 의한 신호 출력은, 유효하고 신뢰성이 있는 샘플 신호를 선택하기 위해 혁신적인 SSDA회로(26-0)를 구동하도록 사용된다. SSDA 회로(26-0)는 선택된 샘플 신호를 다중 위상 클럭 신호의 소정의 위상에 상대적으로 더 동기화시킬 수 있다. 도 2를 참조하여 설명한 상기의 예에서, 인입 데이터의 각 비트에 대해 6개의 클럭 신호가 있으며, 만약 전이가 위치(m)에서 검출되었다면, 위치 (m+3) 의 샘플 신호 S_m+3는 모든 면에서 가장 신뢰할 수 있다. 왜냐하면, 그것은 본질적으로 임의의 위치에서의 비트 구간의 중심에 있고, 상기 위치는 비트 신호가 0에서부터 1로 상승하는 경우에 두 최말단에서부터 가장 먼 곳이기 때문이다. 만약 인입 데이터 스트림상의 전이의 다음 검출이 없다면, 기억되었던 이 전이는 각 비트의 중앙에 있는 샘플 신호를 결정하는 데 사용될 것이다.

지금부터는 다중 채널 수신기(21)(환언하면, 클럭 발생 회로(22) 및 하나의 데이터 복구 회로)로 구성되는 상이한 회로를 일반적으로 (23)을 참조하여 더 자세히 설명한다.

<클럭 발생 회로(CG, Clock Generation circuit, 22)>

당업자에게 알려져 있는 것처럼 다수의 종래 발진 회로를 사용하여 복수의 위상 클럭 신호들이 발생될 수 있음에도 불구하고, 도 4는 링 발진기에 기반한 다중 위상 클럭 발생(CG) 회로(22)의 바람직한 구현을 보여준다. 도 4는 본 발명의 바람직한 실시예의 설명을 위해 필요한 12개의 위상을 발생시키는데 적합한 전형적인 6단계 링 발진기를 보여준다. 도 4에서 명백한 바와 같이, 링 발진기는 고 안정성을 위해 직렬로 결합된 6개의 기본 미분 버퍼(28-1 내지 28-6)로 구성된다. 얻어진 복수의 위상 클럭 신호는 도 2에서 C₀내지 C₁₁로 참조된 것들이다. 신호들은 N MHz (N=1/T) 의 주파수를 가지는 마스터 기준 클럭 신호로부터 파생되거나, 위상 검출(PD) 회로를 통한 인입 데이터로부터 추출된다. CG 회로(22)에 의해 발생되는 다중 위상 클럭 신호의 주기가 본질적으로 데이터 스트림의 주파수와 동일하거나 그 절반임을 보장하기 위해, 버퍼 (28-1) 내지 (28-6)의 지연은 클럭 복원기를 형성하는 일반적인 PFD/필터 회로에 의해 제어된다. 결과적으로, 복수의 채널의 경우(환언하면, 통신 링크) 클럭을 단일 채널/링크로부터 추출하고, 위상 조정을 실행함으로써 다른 각 채널상의 데이터를 복구하기 위해 복구 클럭 주파수를 사용하는 것이 가능하다.

<데이터 복구(DR) 회로(23)>

상기 회로는 앞으로 설명될 몇몇의 회로로 구성되어 있다.

오버샘플링 (OS) 회로(24)

도 5에서 보여주는 OS 회로(24)(예컨대, 데이터-인 0 스트림에 대한 24-0)는 전체 클럭 주기 동안 출력에서의 샘플 데이터 신호에 고 안정성을 보장하기 위한 특별한 구조를 가지고 있다. 상기의 반속도(half rate) 클럭으로 인해, 오버샘플링 회로(24)는 12개의 샘플에서 직렬 데이터의 두개의 연속 비트를 수집한다. 데이터-인 0 과 같은 임의의 데이터 샘플링은 에지 감지 플립 플롭 또는 바람직하게는 도 5에서 설명된 마스터-슬레이브 래치(29-0 내지 29-11)를 통해 완성된다. 마스터-슬래이브 래치는 더 나은 시험성을 위해 레벨 감지 스캔 설계(level sensitive scan design, LSSD) 구현을 가능케하기 때문에, 마스터-슬레이브 래치가 더 바람직하다.래치(29-0)를 예로 들어보자. 마스터 래치 데이터 입력은 상기 클럭 입력이 C₆클럭 신호를 수신하는 경우, 데이터-인 일반 라인에 연결된다. 상기 마스터 클럭 신호가 low 상태(logic 0)으로 되돌아간 경우, 데이터-인 스트림의 데이터는 포획되고, 이후에 발생할 수도 있는 변동에 관계없이 전 클럭 주기 동안 유지된다. 그러한 측면에서, 슬래이브 래치의 클럭 입력 상에 인가되는 클럭 신호 C₀는 클럭 신호 C₆와 반대 위상에 있기 때문에, 클럭신호 C₆는 매우 안정한 샘플 신호인 S₆가 출력이 되도록 보장한다.

전이 검출/검증/기억 (TDVM) 회로(25)

본질적으로, 본 발명의 TDVM 회로(25)는 각각 상이한 기능을 실행하는 3개의 섹션 또는 단계(검출, 검증 및 기억)로 구성되어 있다.

첫 번째 섹션을 형성하는 회로는 번호(30)로 특징되어 도 6a 상에 나타나 있다. 회로(30)의 역할은 인입 데이터 스트림의 임의의 전이를 검출하도록 구성되어 있다. 예컨대, 회로(30)가 TDVM 회로(25-0)에 속해있다고 가정하면, 12개의 동일한 회로(30)가 데이터-인 0 스트림에서의 전이를 검출하기 위해 필요하다. 도 6a는 전이를 검출하도록 구성된 전류 지시자 i(i는 0부터 11까지 변함)를 사용하는 유일한 하나의 회로(30)를 보여주며, 상기 전이란 샘플 신호 S_i에 대응하는 위치(i)에서 발생하는 것이다. 나중에 도 7을 참조하여 설명될 것이지만, 본질적으로 회로(30)의 풀세트를 도출하기 위해, 지시자 i를 0부터 11까지 변화시키는 것만으로 충분하다. 주어진 위치에서의 전이는 각 샘플링에서 두개의 이전 샘플 신호와 두개의 다음 샘플 신호가 상기 주어진 관계를 만족하는지 여부를 시험함으로써 식별된다. 만약, S_i-2= S_i-1, S_i-1≠S_i+1및 S_i+1= S_i+2이라면, 전이가 위치(i)에 존재한다고 식별된다. 본 방법에 의하면, 전이는 두개의 연속 회로(30)에 의해 체계적으로 검출될 것이라는 사실에 주목해야 한다. 회로(30)의 특정한 구성은 주요 장점을 제공하는데, 이는 기본 에지 검출 회로의 전이로써 종종 식별되는 글리치에 민감하지 않다는 것이다. 매우 짧은 기생 펄스인 글리치는 결코 상기의 관계[(1) 내지 (3)]를 만족하지 않는다.

도 6a에 있어서, 회로(30)는 논리 회로(31) 및 레벨 감지 래치(32)로 구성된다. 논리 회로(31)는 2-입력 OR 게이트(34)를 구동하는 3개의 AND 게이트로 구성된 두개의 블럭(33-1) 및 (33-2)로 구성된다. 블럭 (33-1 및 33-2)에 입력으로서 인가되는 샘플 신호는 도 6a에서 설명된다. 만약 전류 지시자 i 의 특정한 값에 대해 상기 3개의 관계가 확인되면, high 논리 레벨(예컨대 하나의 "1")에 있는 출력 신호 D_i를 논리 회로(31)가 발생시킨다. 논리 회로(31)의 출력은, 클럭 신호 C_i+2가 그 클럭 입력에 인가될 경우, 레벨 감지 래치(32)의 데이터 입력에 연결된다(클럭 신호 C_i+2는 논리 회로(31)에 인가되는 가장 최근 신호인 샘플 신호 S_i+2에 대응하기 때문에, 사용됨) 레벨 감지 래치(32)로부터의 출력인 신호는 E_i로 명명된다. 그러므로, 제1 섹션은 이 전이에 대응하는 샘플 신호 S_i를 고려하지 않고, 전이를 식별할 수 있다. 가능한 준안정성 문제 때문에, 이 특정한 샘플 신호 S_i는 신뢰성이없다.

회로(30)의 특정한 구성 때문에, 임의의 전이는 두 번 검출될 것이 확실하다. 현재, 본 발명에 의하면, 오직 제2 검출만이 상기 전이를 대표할 것이라고 생각된다. 그러므로, 결국 TDVM 회로(25)의 제2 섹션은 충돌을 피하기 위해 두개(또는 그 이상)의 연속 검출 중 마지막 검출을 보유만 하도록 형성된다. 따라서, 이 섹션의 역할은 동일한 전이의 마지막 검출의 위치를 검증하는 것이다. 도 6b에 있어서, 이 제2 섹션은 회로(35)에 의해 구현된다. 회로(30)의 출력인 신호 E_i는 AND 게이트(36)의 제1 입력 신호에 인가된다. 신호 E_i+1는 인버터(37-1)에서 보수화되며, 그 뒤, AND 게이트(36)의 제2 입력에 인가된다. 선택적으로, 신호 E_i+3은 또한 글리치 제거를 향상시키도록 인버터(37-2)를 통한 AND 게이트(36)의 제3 입력에 입력된다. AND 게이트(36)의 출력인 신호는, 그 클럭 입력이 클럭 신호 C_i+8에 의해 구동되는 경우, 레벨 감지 래치의 데이터 입력에 인가된다(C_i+8은 안정성을 향상시키도록 C_i+2와 반대 위상이기 때문에, 선택됨). 레벨 감지 래치(38)에 의해 공급되는 신호는 F_i이다. 그러므로, 래치 신호 F_i는 확인된 전이 검출을 대표하고, 전 클럭 주기 동안 유효함을 유지한다. 레벨 감지 래치(32, 도 6a) 및 (38, 도 8b)는 시험성 및 설계의 단순성의 향상을 위해, 단일 마스터/슬레이브 래치 쌍으로 결합될 수 있으며, 이는 그들의 클럭 신호가 위상이 반대여서, 서로 반주기만큼 떨어져 있기 때문이다. 예컨대, CG 회로(22)에 의해 발생하는 클럭 신호가 1.25 Ghz와 동일한 주파수를 가지고 있고, 그들이 12개의 위상이라고 하면, 전이는 매 70ps(800 ps/12) 간격으로 식별될 수 있다. 회로(35)의 출력에서의 신호 F_i는 전 클럭 주기동안 유효성을 유지할 수 있으며, 상기 클럭 주기란, 다시말해 그 처리를 위해 다음의 회로에 많은 시간을 부여하는 800 ps가 된다. 또다른 이점은, 만약 E_i-1및 E_i가 연달아 도달하면, 구성에 의해 E_i이 유지될뿐만 아니라, 신호 E_i-1을 리셋하도록 사용되며, 나중에 클럭 C_i+8과 함께 포획된다. 그 결과, 제2 또는 최종 검출의 위치를 대표하는 E_i신호는 검증되며, 신호 F_i로서 레벨 감지 래치(38)의 상위 계층에 기억된다. 이 검출은 아래의 "검출 전이"에서 설명될 것이다.

TDVM 회로(25)의 제3 섹션은 메모리 요소의 검출 전이 위치를 기억한다. 임의의 검출 전이는 메모리 요소를 high 논리 상태("1")로 설정한다. 양 또는 음의 3 내의 샘플 신호에서 임의의 다른 검출 전이는 메모리 요소를 재설정한다. 메모리 요소의 출력에서 유효한 신호는 아래에서 G로 명명된 "선택" 신호로서 참조되며, 이는 그것이 상기 세트에서 최적의 샘플 신호 S를 선택하는데 사용될 것이기 때문이다. 상기 메모리 요소의 중요한 특징은 선택 신호(예컨대, G_i+3)는 또다른 선택 신호(예컨대, G_j)가 설정된 후에만 재설정될 수 있다. 새로운 선택 샘플 신호가 항상 이전 것과 근접한 위치에서 나타나기 때문에, 짧은 시간 동안 선택된 두개의 연속 샘플 신호는 문제가 되지 않는다. 이것은 상기 신호들이 전이로부터 멀리 떨어져 있고, 그래서 동일값을 갖기 때문이다. 제3 섹션의 전형적인 하드웨어 구현은회로(39)에 의해 도 6c에서 설명된다[회로(30)가 존재하는 것과 같이 동수의 회로(35 및 39)가 존재하는 것이 확실함]. 회로(35)에 의해 공급되는 신호 F_i는 상기 메모리 요소의 역할을 하는 래치(40)에 인가된다. 래치의 출력인 선택 신호는 G_i+3으로 명명되고, 이는 상기 언급한 원칙에 따라 순간적인 경우인 S_i+3에서 적합한 샘플 신호 S를 선택하는 신호이다. 신호 -G_i+3[인버터(41)에서 신호 G_i+3을 보수화 함으로써 얻어짐), -G_i+1및 -G_i+2는 신호 K_i을 발생하도록 AND 게이트(42)에 인가된다. 그러므로 K_i는 그러므로, TDVM 회로(25)의 대응하는 3개의 선행하는 래치와 3개의 다음 래치를 재설정하는데 내부적으로 사용되는 신호이다. 신호 -F_i, K_i-1및 K_i+3은 NAND 게이트(43)에 인가된다. NAND 게이트(43) 및 클럭 신호 C_i+2로부터의 출력인 신호는 래치(40)의 클럭 입력을 구동하는 AND 게이트(44)에 인가된다. 회로(39)의 특정한 구성의 결과로서, 모든 선택 신호 G가 동시에 low 레벨이 되는 것은 불가능하다. 클럭 주기당 1 비트인 경우에 G_i가 high 라고 가정하고, 만약 신호 G_i+1가 high가 된다면, G_i는 low 상태로 가도록 강요받으며, 클럭 주기 후에 high 상태의 G_i+1과 같이 오직 하나의 신호만이 존재할 것이다. 이와 달리, 만약 클럭 주기 당 두개의 비트를 갖는다면, K_i신호 구성의 결과로서 두 번째 1 이 첫 번째 1을 리셋할 수 없으므로, 동시에 활성화되는 두개의 선택 신호가 존재하게 된다.

도 7은 12개의 동일한 회로 슬라이스로 구성되어 서로 연결된 TDVM 회로(25)의 더 실질적인 모습을 보여주며, 각 슬라이스는 기본 회로(30, 35 및 39)의 집적에 대응한다(일부 논리 함수들은 회로의 불필요한 복사를 피하기 위해 통합되었음). 그러므로 각 슬라이스는 소정의 샘플링에서 실행되는 전이 위치의 검출/검증/기억에 대응한다. 기억된 신호는 최상의 샘플링 신호를 선택하기에 적합한 선택 신호이다. 마지막 슬라이스는 첫 번째 슬라이스에 접속된다. TDVM 회로(25)는 샘플 신호 S가 존재하는 수만큼의 선택 라인 G 를 포함하며, 각 선택 라인은 샘플 신호에 대응한다. high 레벨의 선택 라인이 샘플이 유지되어야 함을 의미하는 반면, low 레벨의 선택 라인은 대응하는 샘플은 제거되어야 함을 나타낸다. 축약하면, 12개의 샘플에서 2개의 비트를 가지는 바람직한 실시예에서, TDVM 회로(25)는 12개의 선택 신호 G 를 공급하며, 그 중에 2개의 선택 신호, 예컨대 G_i및 G_i+6은 각 비트에 대한 최상의 샘플 신호가 되도록 유지되는, S_i및 S_i+6의 경우에서의 샘플 신호의 랭크를 지시하도록 high 가 된다. 이 선택 라인은 입력 데이터 속도에서 스위치될 것으로 기대되지 않는다. 이상적인 조건에서, 설정이후에 선택 라인은 결도 스위치 되어서는 안된다. 매우 잡음이 많은 조건에서, 선택 라인에서의 스위칭 동작은 여전히 인입 데이터 속도 아래의 주파수에서 발생할 것으로 기대된다.

샘플 선택/데이터 정렬(SSDA) 회로(26)

도 7을 참조한 상기 설명에 따라서, 선택 신호 G_i의 인덱스는 샘플 신호 S_i에 대응한다. 선택 신호 G_i+3은 샘플 신호 S_i+3(만약 주기당 2 비트라면) 또는 S_i+6(주기당 1 비트) 을 선택할 것이고, 더 일반적으로는 선택 신호 G_i는 샘플신호 S_i+n/2b를 선택할 것이다(n은 기준 클럭 신호의 위상의 수이며, b 는 주기 당 비트의 수임). SSDA 회로(26)는 적합한 샘플 신호의 선택과 다중 위상 클럭 신호의 소정의 위상에서 정렬을 담당한다. 도 8은 예컨대, 클럭 주기당 1 비트인 CG 회로(22)의 주기와 동일한 속도을 가지는 데이터 비트 스트림을 처리하도록 설계된 경우, SSDA 회로(26)의 바람직한 구현을 도식적으로 보여준다. 우선, 회로(26)는 실질적으로 동일한 12개의 논리 블럭(45)의 연속으로 구성되며, 각 논리 블럭은 도 8과 같이 접속된 2 입력 멀티플렉서(46), OR 게이트(47) 및 레벨 감지 래치(48)로 구성된다. 선택 신호 G₀은 배선되지 않으므로(불필요함), 제1 논리 블럭(45-0)에서, 멀티플렉서(46) 및 OR 게이트(47)는 구현되지 않는다. 클럭 위상 신호 C₀이 high 이므로, 래치(48-0)는 샘플 신호 S₀을 저장하지 않는다. 그 출력은 멀티플렉서(46-1)의 제1 입력에 접속되며, 샘플 신호 S₁은 다른 입력에 인가된다. 멀티플렉서(46-1)은 OR 게이트(47)을 통해 선택 신호 G₁에 의해 제어된다. 멀티플렉서(46-1)의 출력은 래치(48-1)의 입력 데이터에 접속되며, 동시에 위상 신호 C₁은 클럭 입력에 인가된다. 도 8에서 명백한 바와 같이, 신호 S₁₁, C₁₁및 G₁₁을 처리하고 래치(49)의 데이터 입력에 들어가는 최종 논리 블럭(45-11)에 유사한 구성이 적용되며, 그 클럭 입력은 클럭 위상 신호 C₅를 수신한다. 최종 논리 블럭(45-11)에서, OR 게이트(47-1)은 구현되지 않는다. 래치(48 및 49)는 레벨 감지 타입이다. 데이터-아웃(복구 데이터)은 래치(49) 출력에서 유효하며, C₅는 복구 클럭으로써 참조된다. 각 래치(48)(예컨대, 48-1)는 그 자신의 클럭 위상으로 접속된다(예컨대, C₁). 래치에는 샘플 신호(S₀, …,S₁₁) 또는 이전 래치로부터의 출력인 신호 중 어느 하나가 들어간다. 그러므로, SSDA 회로(26)는 기본적으로 래치의 열과 멀티플렉서의 대응하는 열에 존재하여, 논리 블럭(45)은 직렬 연결 형식으로 접속된다.

멀티플렉서는 어떤 샘플 신호가 주어진 래치에 들어가는지를 제어하도록 구현되어, 현 선택 샘플 신호 이전의 모든 샘플 신호는 대응하는 래치에 포획된다. 선택 샘플 신호에 보내진 선택 라인은 모두 low 레벨이 된다. 선택 신호 이전의 임의의 샘플 신호는 래치에 포획되며, 상기 선택 신호 후의 임의의 샘플 신호는 무시된다. 결과로써, 선택 샘플은 이제부터 설명하는 것과 같이, 동기식으로 열의 바닥으로 플러쉬된다. 만약 예컨대, 선택 샘플 신호가 S₆이면, G₀에서 G₁₁까지의 모든 선택 신호는 선택 신호 G₆만 제외하고 low 논리 레벨이며,(위치 0에서 검출된 전이에 대응하여) 환언하면, 오직 G₆라인만이 활성이며, high 논리 레벨("1")이고, 대응하는 C₆클럭 신호가 high 논리 레벨인 경우, 논리 블럭(45-5)에서의 래치는 S₆샘플을 포획한다. 그 뒤, 래치 출력은 선택 샘플 S₆의 값을 가져간다. C₇클럭신호는 high 논리 레벨이 된 경우, 논리 블럭(45-6)에서의 래치는 이 S₆값을 포획한다. 선택 샘플 신호가 래치 열의 바닥에 있는 최종 래치와 출력 래치(49)로 전송될 때까지, 과정이 반복된다. 선택 신호 이전의 이 샘플들은 유지되지 않지만, 만약 샘플 신호 S_i-1을 선택하기 위해 샘플 신호 S_i를 해제하게 된다면, 그것들을 포획함으로써 SSDA (26)이 어떠한 샘플 신호도 놓아주지 않도록 해준다. 출력 래치(49)는 상기 데이터를 대표하는 샘플신호가 전체 클럭 주기동안 그 출력에 존재한다는 것을 보장한다.

이제 도 9로 가서, 두개의 기본 회로(26-1 및 26-2)로 구성된 SSDA 회로는 기준 클럭 신호의 주파수가 인입 데이터의 절반 속도인 경우를 어드레스화 한다(환언하면, 클럭 주기에 2 비트가 있음). 회로(26-1)의 절반의 상단 부분은 인입 데이터의 제1 비트와 관계된 선택 신호 G₁내지 G₅까지를 사용하여, 클럭 위상 신호 G₀-G₅에 대응하는 6개의 신호 S₀-S₅를 처리하도록 수정된다. 회로(26-2)의 절반 하단 부분은 회로(26-1)에 관하여 동일하다. 상기 제2 비트에 관해 선택 신호 G₇-G₁₁을 사용하여, 6개의 신호 S₆-S₁₁를 처리한다. 이러한 경우에, 복구 데이터를 운반하기 위한 2개의 데이터-아웃 라인이 존재하여서, 다음의 회로가 이 라인들로부터 선택적으로 비트를 취하도록 적응된다. 유사하게, 상기 복구 클럭을 운반하는 2개의 클럭 라인이 존재한다(복구 클럭은 위상이 반대임).

결과적으로, SSDA(26) 회로는 12개의 샘플을 가지고 1 비트를 처리하지만, 반면에 SSDA(26-1 및 26-2)는 하나의 클럭 주기 내에서 6개의 샘플을 가지고 1 비트를 처리한다. SSDA 회로(26, 26-1 및 26-2)의 자세한 시험은, 그 명백한 차이에도 불구하고, 2개의 기본 섹션에 기초하여 여전히 매우 유사한 구조를 가지고 있다. 도 10의 SSDA 회로(26)를 참조하면, 제1 섹션은 복수의 논리 블럭(45)으로 구성되며, 제2 섹션은 출력 래치(49)로 구성된다. 각 논리 블럭(45)은 상기와 같이 접속된 멀티플렉서(46), OR 게이트(47) 및 래치(48)로 구성된다. 마지막으로, 플립-플롭 또는 마스터/슬레이브 래치 쌍은 상기 선택된 샘플 신호가 본 발명의 주요 특징에 따라 전체 클럭 주기 동안 데이터-아웃 라인 상에 존재할 것을 보장하기 위해 상기 출력 래치의 역할을 한다. 만약, 단일 래치가 사용된다면, 그 클럭 입력상의 상기 클럭 위상 신호는 상기 최종 논리 블럭의 래치에 인가되는 클럭 위상과 반대의 위상이어야만 한다[예컨대, SSDA(26)의 경우에서의 45-11].

상기와 같이, 데이터 복구 회로(23-0)는 높은 진폭으로(양 또는 음의 1/2 비트) 데이터-인 0 스트림과 복구 클럭 및/또는 고주파 지터 사이의 위상차를 지원할 수 있다(상기 데이터 속도에 근접한 주파수 범위 내에서). 지터 면역성과 위상 에러 감축을 최적화하기 위해, 상기 클럭 복구 장치가 인입 데이터의 전이로써 클럭 위상 C₀를 정렬하도록(가능한한 많이) 설계될 필요가 있다.

오버플로우/언더플로우 검출(OD) 회로(27)

송신기 및 수신기 기준 클럭이 어떤 옵셋을 가지고 있거나, 지터가 데이터를 이동시키는 경우에는, 데이터 선택 범위를 확장하는 것이 매우 바람직하다. 상기 DR 블럭(23)의 SSDA 회로(26)는 지터의 크기가 1 비트로 제한되도록 지원하기만 한다. 예컨대, 인입 데이터의 1 주기 내에서 샘플 신호를 처리하도록 제한된다. TDVM 회로(25)나 SSDA 회로(26) 그 어느 것도 언더플로우 또는 오버플로우를 지원하도록설계되지 않는다. 주기당 1 비트의 경우에, S₀부터 S₁₁까지 이동하는 선택은(속행하는 S₀) 언더플로우이고, S₅부터 S₅까지 이동하는 선택 또는 S₁₁로부터 S₀까지 이동하는 선택은 오버플로우이다. 그러한 오버플로우/언더플로우를 검출하거나 대응하는 샘플 신호를 선택함으로써, 지터 내성(jitter tolerance)을 1.6 비트로 증가시키는 것은 이론상 가능하다.

도 10은 클럭 주파수와 동일한 속도를 가지는 데이터 비트 스트림을 처리하기 위한 오버플로우/언더플로우 검출(OD) 회로(27)의 바람직한 구현을 보여준다. 만약 인입 신호의 주기당 2 비트라면, 두개의 동일한 회로가 필요할 것이다. OD 회로(27)는 언제 TDVM 회로(25)가 중앙점을 통해 선택된 G 신호의 인덱스(i)를 변화시키는지를 검출한다. 에지 인덱스가 중앙점(예컨대, G₆부터 G₅) 아래를 통과할 경우, 오버플로우/언더플로우 비트 L은 그로인해 언더플로우를 향하는 논리 1과 일치한다. 에지 인덱스가 중앙점(예컨대, G₅부터 G₆) 위로 통과할 경우, 오버플로우/언더플로우 비트 L 은 그로 인해 오버플로우를 향하는 논리 0과 일치한다. 그러므로, 선택 신호 범위(G₀-G₁₁)의 중앙점에 위치한 선택 신호 G₅및 G₆를 처리한다.

도 10에 있어서, 신호 G₅및 G₆는 교차 접속된 한쌍의 래치(51 및 52)와 한쌍의 2 입력 AND 게이트(53 및 54)로 구성된 블럭(50)에 인가된다. 클럭 신호 C₈및 C₉는 래치(51 및 52) 각각의 클럭 입력 상에 인가된다. 래치(55)(클럭 입력이 클럭 위상 C₉에 의해 구동됨)는 오버플로우/언더플로우 비트 L을 기억하기 위해 제공된다. 래치(55)의 데이터 입력은 OR 게이트(56)의 출력에 의해 구동된다. OR 게이트(56)의 하나의 입력은 AND 게이트(53)의 출력에 접속되고, 그 다른 입력은 AND 게이트(57)의 출력에 접속된다. 래치(55)의 출력은 하나의 루프를 통해 AND 게이트의 제1 입력에 인가되며, 그 다른 입력은 NOR 게이트(58)의 출력에 접속된다. 후자는 리셋 신호와 AND 게이트(54)에 의해 발생된 신호를 수신한다. 래치(55)에 의한 신호 출력은 상기 오버플로우/언더플로우 비트 L 을 발생시키기 위해 인버터(59)에서 보수화된다. OD 회로(27)의 역할은 그러므로, 선택에서의 전이를 검출하는 것이다. 예컨대, G₅부터 G₆은 그곳에 오버플로우가 존재한다는 사실을 가리키는 L=1을 암시하고, 그러므로 상기 인덱스는 5부터 6까지 변해야만 한다. 주기당 2비트의 경우, 2개의 OD 회로(27-1 및 27-2)는 그 뒤 선택 신호(G₂/G₃및 G₈/G₉)각각을 처리하는 것이 필요하다.

도 11은, OD 회로(27)와 함께 작업하도록 개조된 후에 26'로 참조되는 도 8의 SSDA 회로(26)를 보여준다. 도 11에 의하면, 블럭(45-5 및 45-6)을 제외한 각 블럭(45)에 대해, G 신호는 신호 L 또는 신호 -L 중 어느 하나에 의해 AND 게이트에 입력된다[인버터(61)에서 보수화됨]. 도 12에서 보여지는 표 1은 어떤 샘플 신호 S가 G 신호와 언더플로우/오버플로우 비트 L 의 조합과 대비하여 선택되는 것을 나타낸다. 현재 주기 외부의 이벤트가 고려될 수 있음을 주목하는 것이 중요하다. 주기 T+1 동안, 주기 T 에서 얻어진 샘플 신호 S₀이 현재 주기 T+1 에서 발생된 신호 S₀의 대신으로 사용될 수 있다.

만약, 그 대신에 현재 SSDA 회로(26-1 및 26-2)이 사용된다면, 아래의 표 2와 3이 적용된다.

< 표 2 >

G₄	G₅	G₀	G₁	G₂	G₃	G₄	G₅	G₀	G₁
0	0	0	0	X	X	1	1	1	1
S₁₀	S₁₁	S₀	S₁	S₂	S₃	S₄	S₅	S₆	S₇

X = don't care

표 3은 제2 비트에 대한 상황을 보여준다. 이 경우에서, 신호 G₈및 G₉는, G₂및 G₃대신에 입력으로 사용된다.

< 표 3 >

G₁₀	G₁₁	G₆	G₇	G₈	G₉	G₁₀	G₁₁	G₆	G₇
0	0	0	0	X	X	1	1	1	1
S₄	S₅	S₆	S₇	S₈	S₉	S₁₀	S₁₁	S₀	S₁

결과로써, 몇몇 샘플 신호 S를 전달하는, 상대적으로 간단한 OS 회로(24)를 구현하는 비용에 있어서(12의 경우), DR 블럭(23)은, T=800 ps 와 동일한 주기를 가지는 클럭으로 70 ps 폭 창 내에서 데이터를 신뢰성 있게 구별할 수 있다. 확장된 시뮬레이션은, DR블럭(23)이 인입 데이터의 클럭 주기의 1.5배까지의 진폭을 가지는 데이터 지터를 견딜 수 있음을 보여준다. DR 블럭(23)은 복구 클럭 및 임의의 복구 데이터 사이의 위상 에러에 민감하지 않다.

본 명세서와 청구항에 사용된 "접속되다"라는 용어는 다양한 종류의 연결, 즉 직접 또는 하나 또는 그 이상의 매개요소를 통한 연결을 모두 포함한다.

여기서 설명된 회로에서는, 다음의 청구항에서 표현되는 것과 같은 발명의정신 또는 범위를 벗어나지 않는 범위 내에서 다양한 개조가 이루어질 수 있음이 당업자에게 명백하다.

Claims

하나의 세트의 오버샘플 신호를 공급하도록 오버샘플링되고, 어느 샘플 신호가 후속 처리에 대해 최상인지를 나타내는 제어 신호를 발생하는 인입 직렬 2진 데이터(비트) 스트림에서의 전이를 검출하기 위한 전이 검출, 검증 및 기억 회로에 있어서,

소정의 클럭 주기를 가지는 다중 위상 클럭 신호 발생기에 의해 발생되는 기준 클럭 신호의 n 개의 위상(C₀, …, C_n-1)에 의해 오버샘플링된 특정한 데이터 속도로 고속 직렬 통신 링크를 통해 연속적으로 전송된 2진 데이터(비트)의 스트림으로부터 얻어진 하나의 세트의 오버샘플링 신호를 수신하기 위한 데이터 입력부와;

상기 다중 위상 클럭 신호 발생기와 상기 데이터 입력부에 접속되고, 5개의 연속적인 오버샘플 신호에서 3개의 비교를 2회 실행하는 것이 필요한 특정한 신호 처리에 따라서, 2개의 연속적인 샘플 신호의 위치에서의 전이를 검출하도록 구성된 n 개의 전이 검출 수단과;

상기 다중 위상 클럭 신호 발생기에 접속되고, 전이 위치로써 최종 검출의 위치를 검증하는 상기 전이 검출 수단에 접속된 n 개의 검증 수단과;

상기 다중 위상 클럭 신호 발생기에 접속되고, 대응하는 선택 신호(G₀, …, G_n-1) - 상기 기억된 전이 위치에 관하여 소정의 지연을 나타내는 신호 중 오직 하나만이 활성화되어, 어느 샘플 신호가 유지되기에 최상인지를 지시함 - 를 발생하는 상기 최종 검출의 위치를 기억하는 상기 검증 수단에 접속된 n 기억 수단;

을 포함하는 전이 검출, 검증 및 기억 회로.
제1항에 있어서, 상이 전이 위치 검출은 각 샘플링에서 또는 이후에 실행되는 3개의 비교에 기초하는 것이고, 예컨대, 만일 오버샘플 신호 S_i-1에 대해, 어떠한 전이도 검출되지 않았다면, 샘플 신호 S_i-2, S_i-1, S_i+1및 S_i+2에서 실행되는 3개의 비교 :

(1) S_i-2= S_i-1

(2) S_i-1≠S_i+1

(3) S_i+1= S_i+2

가 확인되고, 이는 전이가 오버샘플 신호 S_i에 대해 발생했고 또 다른 전이가 오버샘플 신호 S_i+1에 대해 검출될 것이라는 것을 의미하는 것인 전이 검출, 검증 및 기억 회로.
제2항에 있어서, 상기 전이 검출 수단은,

샘플 신호 S_i-2및 S_i-1를 입력으로 하는 제1 AND 게이트 수단 및 샘플 신호 -S_i+1및 -S_i+2를 입력으로 하는 제2 AND 게이트 수단 - 각 출력은 제3 AND 게이트 수단에 접속됨 -과;

샘플 신호 -S_i-2및 -S_i-1을 입력으로 하는 제4 AND 게이트 수단 및 샘플 신호 S_i+1및 S_i+2를 입력으로 하는 제5 AND 게이트 수단 - 각 출력은 제6 AND 게이트 수단에 접속됨 -과;

상기 제3 및 제6 AND 게이트에 의해 출력된 신호를 수신하는 OR 게이트 수단과;

위치(i)에서의 전이 검출을 의미하는 검출 신호 E_i로써 상기 OR 게이트에 의해 발생되는 데이터를 저장하기 위한 클럭 신호 위상 C_i+2에 의해 제어되는 레벨 감지 래치 수단을 포함하는 것인 전이 검출, 검증 및 기억 회로.
제3항에 있어서, 상기 검증 수단은,

입력으로써 경계 선택 신호(boundary selection signal) E_i및 -E_i+1을 수신하는 AND 게이트 수단과;

전이 위치로써 상기 최종 검출된 전이의 검증을 의미하는 검증 신호 F_i를 발생하도록 상기 AND 게이트 수단의 출력에 접속된 클럭 신호 위상 C_i+8에 의해 제어되는 래치 수단을 포함하는 것인 전이 검출, 검증 및 기억 회로.
제4항에 있어서, 상기 기억 수단은,

선택 신호 G_j- 인덱스 (j)는 최상의 오버샘플 신호의 인덱스를 나타내는 것임 - 를 발생하는 데이터 입력상의 상기 검증 신호 F_i를 수신하도록 구성된 클럭 입력과 데이터 입력단을 포함하는 래치 수단과;

게이트 신호 K_i를 발생하는 선택 신호 G_i+p, G_i+1, 및 G_i+2를 수신하는 AND 게이트 수단과;

제1 입력단에서 신호 -F_i및 K_i-1및 K_i+3를, 제2 입력단에서는 위상 클럭 신호 C_i+2를 수신하는 래치 수단의 클럭 입력을 제어하기 위한 AND 게이트 수단을 포함하는 것인 전이 검출, 검증 및 기억 회로.
제5항에 있어서, 상기 인덱스 (j)는 j = i + p 인 것이고, p = n/2×b - b는 클럭 주기당 비트 수임 - 인 것인 전이 검출, 검증 및 기억 회로.
제1항에 있어서, 상기 다중 위상 클럭 신호의 주파수는 상기 인입 속도와 동일하거나, 또는 그 약수(sub-multiple)인 것인 전이 검출, 검증 및 기억 회로.