KR20160018858A - ３ 위상 클록 복구 지연 교정 - Google Patents

３ 위상 클록 복구 지연 교정 Download PDF

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Abstract

특히 전자 장치 내의 2 개의 디바이스들 간에 데이터의 송신을 용이하게 하는 시스템, 방법들 및 장치가 설명된다. 정보는 N-위상 극성 인코딩된 심볼들에서 송신된다. 클록 복구 회로가 2 개 이상의 커넥터들 상에서 송신된 프리앰블에서의 상태 천이들에 기초하여 교정될 수도 있다. 교정 방법이 설명된다. 그 방법은 멀티위상 신호의 프리앰블에서 복수의 천이들을 검출하는 단계 및 멀티위상 신호의 클록킹 주기에 매칭하는 지연을 제공하기 위해 지연 엘리먼트를 교정하는 단계를 포함한다. 각각의 천이는 복수의 검출기들 중 단 하나에 의해 검출될 수도 있다. 지연 엘리먼트는 복수의 천이들 중 연속적인 천이들의 검출들 간의 시간 간격들에 기초하여 교정될 수도 있다.

Description

３ 위상 클록 복구 지연 교정{THREE PHASE CLOCK RECOVERY DELAY CALIBRATION}
관련 출원들에 대한 상호-참조
본 출원은 2013년 7월 23일자로 출원된 미국 가특허 출원 제61/857,572호에 대해 우선권을 주장하고 이것의 이익을 주장하며, 그 전체 내용은 본 명세서에 참조로 통합된다.
기술 분야
본 개시물은 일반적으로 고속 데이터 통신 인터페이스들에 관한 것으로, 보다 특히, 멀티-와이어, 멀티위상 데이터 통신 링크들에서의 클록킹의 교정에 관한 것이다.
모바일 디바이스들, 이를 테면 셀룰러 폰들의 제조자들은, 상이한 제조자들을 포함하여, 다양한 소스들로부터 모바일 디바이스들의 컴포넌트들을 획득할 수도 있다. 예를 들어, 셀룰러 폰의 애플리케이션 프로세서는 제 1 제조자로부터 획득될 수도 있는 한편, 셀룰러 폰용 디스플레이는 제 2 제조자로부터 획득될 수도 있다. 애플리케이션 프로세서들, 디스플레이들 및/또는 다른 디바이스들은 설계에 있어서 표준-기반이거나 독점적일 수도 있는 물리적 인터페이스를 이용하여 상호접속될 수도 있다. 하나의 예에서, 디스플레이 컴포넌트는 MIPI (Mobile Industry Processor Interface Alliance) 에 의해 특정된 DSI (Display System Interface) 표준에 순응하는 인터페이스를 제공할 수도 있다.
멀티-와이어 인터페이스에 있어서, 클록-데이터 복구 (CDR) 회로의 능력 및 통신 링크의 최대 속도는 통신 링크 상에서 송신된 신호들의 천이 (transition) 들에 관련된 최대 시간 변동에 의해 제한될 수도 있다. 상이한 와이어들 상의 천이들은 신호 천이 시간들에 있어서 상이한 변동들을 보일 수도 있으며, 이는 수신 디바이스에서의 수신기들의 출력들로 하여금, 상이한 시간들에 데이터 또는 심볼 경계에 대하여 변화하게 할 수 있다. 멀티-와이어 신호들에서의 큰 천이 시간 차이들은 종종 CDR 회로에서의 지연 엘리먼트의 구현을 요구하며, 여기서 그 지연 엘리먼트는 적어도 최소 수신기 천이 이벤트와 최대 수신기 천이 이벤트 간의 차이만큼인 최소 지연을 갖는다. 이 지연 엘리먼트의 최대 시간은 송신 클록의 주기를 상당히 제한함으로써 통신 링크 상의 스루풋을 한정할 수 있다. 더욱이, 지연 엘리먼트의 최대 시간은 전력, 전압 및 온도를 포함한 오퍼레이팅 컨디션들에 따라 가변할 수도 있다.
본 명세서에서 개시된 실시형태들은 멀티위상 송신 시스템들에서 이용된 클록들의 교정을 가능하게 하는 시스템들, 방법들 및 장치를 제공한다. 교정은 멀티위상 신호의 각각의 송신을 위해 수행될 수도 있으며 교정은 데이터 복구 회로들의 더 엄격한 오퍼레이팅 마진들을 허용한다. 장치는 전자 장치에 병치 (collocate) 되고 하나 이상의 데이터 링크들을 통하여 통신적으로 커플링될 수도 있는 다수의 집적 회로 (IC) 디바이스들을 갖는 모바일 단말기를 포함할 수도 있다.
본 개시물의 다양한 양태들에서, 교정 방법은 멀티-와이어 통신 인터페이스의 3 개 이상의 와이어들의 시그널링 상태에서의 일련의 천이들을 검출하는 단계를 포함하는 교정 방법을 포함한다. 일련의 천이들에서의 각각의 천이는 멀티-와이어 통신 인터페이스 상에서 송신된 프리앰블에서의 연속적인 심볼들 간의 경계에 대응할 수도 있다. 양태에서, 교정 방법은 일련의 천이들로부터 수신 클록을 유도하는 단계, 일련의 천이들에 기초하여 천이 영역을 결정하는 단계, 및 천이 영역의 지속기간에 대응하는 지연 주기를 교정하는 단계를 포함한다. 양태에서, 교정 방법은 프리앰블의 종단 (termination) 후 멀티-와이어 통신 인터페이스로부터 데이터 심볼들을 수신하는 단계를 포함한다. 데이터 심볼들은 지연 주기에 기초하여 변경되는 수신 클록의 버전을 이용하여 수신될 수도 있다.
양태에서, 데이터 심볼들은 제 1 데이터 심볼과 제 2 데이터 심볼 간의 경계에 대응하는 처음-검출된 천이를 검출하고, 지연 주기에 기초한 시간 주기 동안 다른 천이 검출들을 무시하며, 시간 주기가 경과한 후에 현재의 데이터 심볼을 캡처함으로써 수신될 수도 있다. 무시된 천이 검출들은 제 1 데이터 심볼과 제 2 데이터 심볼 간의 동일한 경계에 대응할 수도 있다.
양태에서, 지연 주기를 교정하는 단계는 일련의 천이들에서의 천이들 간의 타이밍의 차이들을 추정하는 단계, 및 타이밍의 차이들 중 최대 차이에 기초하여 지연 주기를 계산하는 단계를 포함한다. 일련의 천이들에서의 천이들 간의 타이밍의 차이들은 수신 클록에 대하여 추정될 수도 있다. 지연 주기는 연속 근사 알고리즘 (successive approximation algorithm) 또는 선형 검색 알고리즘 (linear search algorithm) 을 이용하여 교정될 수도 있다.
양태에서, 일련의 천이들에서의 각각의 천이는 복수의 검출기들 중 단일의 검출기에 의해 검출된다. 복수의 검출기들에서의 각각의 검출기는 멀티-와이어 통신 인터페이스의 2 개의 와이어들의 시그널링 상태 간의 차이를 결정하도록 구성될 수도 있다. 2 개의 와이어들은 멀티위상 신호의 상이한 버전들을 반송 (carry) 할 수도 있다. 복수의 검출기들은 차동 수신기들을 포함할 수도 있다. 각각의 차동 수신기는 다른 차동 수신기들과는 상이한 쌍의 와이어들로부터 신호들을 수신하도록 구성될 수도 있다.
양태에서, 프리앰블은 그레이 코드에 기초한다. 프리앰블은 멀티-와이어 통신 인터페이스에 커플링된 송신 디바이스와 수신 디바이스 사이에 통신된 제어 정보에서 식별된 심볼들의 시퀀스를 포함할 수도 있다.
본 개시물의 다양한 양태들에서, 장치는 멀티-와이어 통신 인터페이스의 3 개 이상의 와이어들의 시그널링 상태에서의 일련의 천이들을 검출하는 수단을 포함한다. 일련의 천이들에서의 각각의 천이는 멀티-와이어 통신 인터페이스 상에서 송신된 프리앰블에서의 연속적인 심볼들 간의 경계에 대응할 수도 있다. 양태에서, 장치는 일련의 천이들로부터 수신 클록을 유도하는 수단, 일련의 천이들에 기초하여 천이 영역을 결정하는 수단, 및 천이 영역의 지속기간에 대응하는 지연 주기를 교정하는 수단을 포함한다. 양태에서, 장치는 프리앰블의 종단 후 멀티-와이어 통신 인터페이스로부터 데이터 심볼들을 수신하는 수단을 포함한다. 데이터 심볼들은 지연 주기에 기초하여 변경되는 수신 클록의 버전을 이용하여 수신될 수도 있다.
본 개시물의 다양한 양태들에서, 장치는 멀티-와이어 통신 인터페이스의 3 개 이상의 와이어들의 시그널링 상태에서의 일련의 천이들을 검출하도록 구성된 프로세싱 회로를 포함한다. 일련의 천이들에서의 각각의 천이는 멀티-와이어 통신 인터페이스 상에서 송신된 프리앰블에서의 연속적인 심볼들 간의 경계에 대응할 수도 있다. 양태에서, 프로세싱 회로는 일련의 천이들로부터 수신 클록을 유도하고, 일련의 천이들에 기초하여 천이 영역을 결정하고, 천이 영역의 지속기간에 대응하는 지연 주기를 교정하며, 프리앰블의 종단 후 멀티-와이어 통신 인터페이스로부터 데이터 심볼들을 수신하도록 구성될 수도 있다. 데이터 심볼들은 지연 주기에 기초하여 변경되는 수신 클록의 버전을 이용하여 수신될 수도 있다.
본 개시물의 다양한 양태들에서, 프로세서 판독가능 저장 매체는 적어도 하나의 프로세싱 회로에 의해 실행될 때, 적어도 하나의 프로세싱 회로로 하여금, 멀티-와이어 통신 인터페이스의 3 개 이상의 와이어들의 시그널링 상태에서의 일련의 천이들을 검출하게 하는 하나 이상의 명령들을 가질 수도 있다. 일련의 천이들에서의 각각의 천이는 멀티-와이어 통신 인터페이스 상에서 송신된 프리앰블에서의 연속적인 심볼들 간의 경계에 대응할 수도 있다. 양태에서, 명령들은 프로세싱 회로로 하여금, 일련의 천이들로부터 수신 클록을 유도하게 하고, 일련의 천이들에 기초하여 천이 영역을 결정하게 하며, 천이 영역의 지속기간에 대응하는 지연 주기를 교정하게 할 수도 있다. 양태에서, 명령들은 프로세싱 회로로 하여금, 프리앰블의 종단 후 멀티-와이어 통신 인터페이스로부터 데이터 심볼들을 수신하게 할 수도 있다. 데이터 심볼들은 지연 주기에 기초하여 변경되는 수신 클록의 버전을 이용하여 수신될 수도 있다. 프로세서 판독가능 저장 매체는 비일시적 저장 매체를 포함할 수도 있다.
도 1 은 복수의 이용가능한 표준들 중 하나에 따라 선택적으로 동작하는 IC 디바이스들 간에 데이터 링크를 채용하는 장치를 도시한다.
도 2 는 복수의 이용가능한 표준들 중 하나에 따라 선택적으로 동작하는 IC 디바이스들 간에 데이터 링크를 채용하는 장치에 대한 시스템 아키텍처를 예시한다.
도 3 은 N-위상 극성 데이터 인코더를 예시한다.
도 4 는 N-위상 극성 인코딩된 인터페이스에서의 시그널링을 예시한다.
도 5 는 M-와이어 N-위상 극성 디코더에서의 잠재 상태 천이들을 예시하는 상태 다이어그램이다.
도 6 은 3-와이어 N-위상 극성 디코더를 예시한다.
도 7 은 M-와이어 N-위상 극성 디코더에서의 천이 검출을 예시한다.
도 8 은 M-와이어 N-위상 극성 디코더에서의 천이 검출에 대한 신호 상승 시간들의 영향들의 단순화된 예이다.
도 9 는 M-와이어 N-위상 극성 디코더에서의 천이 및 아이 (eye) 영역들을 예시하는 다이어그램이다.
도 10 은 N-위상 극성 인코딩에서의 천이 영역들의 가변성을 예시하는 타이밍 차트들을 포함한다.
도 11 은 N-위상 극성 디코더에서 이용된 단일의 차동 수신기에 의해 검출가능한 천이들을 예시하는 타이밍 차트들을 포함한다.
도 12 는 N-위상 극성 인코딩된 송신의 프리앰블의 예 및 N-위상 인코딩된 송신을 예시하는 타이밍 차트들을 포함한다.
도 13 은 N-위상 극성 디코더에서 이용된 교정 회로를 예시하는 단순화된 블록 다이어그램이다.
도 14 는 본 명세서에서 개시된 소정의 양태들에 따라 적응될 수도 있는 프로세싱 시스템을 채용하는 장치의 예를 예시하는 블록 다이어그램이다.
도 15 는 M-와이어 N-위상 신호 천이 얼라인먼트를 위한 방법의 플로우 차트이다.
도 16 은 M-와이어 N-위상 클록 교정 회로를 채용하는 장치에 대한 하드웨어 구현의 예를 예시하는 다이어그램이다.
다양한 양태들이 이제 도면들을 참조하여 설명된다. 다음의 설명에서, 설명의 목적들을 위해, 다수의 특정 상세들이 하나 이상의 양태들의 완전한 이해를 제공하기 위하여 기재된다. 그러나, 이러한 양태(들)는 이들 특정 상세들 없이 실시될 수도 있다는 것이 자명할 수도 있다.
본 출원에서 사용한 바와 같이, 용어들 "컴포넌트", "모듈", "시스템" 등은 하드웨어, 펌웨어, 하드웨어와 소프트웨어의 조합, 소프트웨어, 또는 실행중인 소프트웨어와 같은, 그러나 이들에 제한되지는 않는 컴퓨터-관련 엔티티를 포함하도록 의도된다. 예를 들어, 컴포넌트는 프로세서 상에서 실행되는 프로세스, 프로세서, 오브젝트, 실행가능물, 실행 스레드, 프로그램 및/또는 컴퓨터일 수도 있지만 이들인 것으로 제한되지 않는다. 예시에 의해, 컴퓨팅 디바이스 상에서 실행되는 애플리케이션과 컴퓨팅 디바이스 양자는 컴포넌트일 수 있다. 하나 이상의 컴포넌트들은 프로세스 및/또는 실행 스레드 내에 상주할 수 있으며 컴포넌트는 하나의 컴퓨터 상에 로컬화되고/되거나 2 개 이상의 컴퓨터들 사이에 분산될 수도 있다. 또한, 이들 컴포넌트들은 다양한 데이터 구조들을 저장하고 있는 다양한 컴퓨터 판독가능 매체들로부터 실행할 수 있다. 컴포넌트들은 신호에 의하여 다른 시스템들과 인터넷과 같은 네트워크를 가로질러, 및/또는 로컬 시스템, 분산 시스템에서 다른 컴포넌트와 상호작용하는 하나의 컴포넌트로부터의 데이터와 같은 하나 이상의 데이터 패킷들을 갖는 신호에 따라서와 같이 로컬 및/또는 원격 프로세스들에 의하여 통신할 수도 있다.
더욱이, 용어 "또는 (or)" 은 배타적 "또는" 보다는 포괄적 "또는" 을 의미하도록 의도된다. 즉, 다르게 특정하거나, 또는 콘텍스트로부터 명백하지 않는 한, 어구 "X 는 A 또는 B 를 채용한다" 는 자연 포괄적 순열 (natural inclusive permutation) 들 중 임의의 것을 의미하도록 의도된다. 즉, 어구 "X 는 A 또는 B 를 채용한다" 는 다음의 인스턴스들 중 임의의 것에 의해 충족된다 : X 는 A 를 채용한다; X 는 B 를 채용한다; 또는 X 는 A 와 B 양자를 채용한다. 또한, 본 출원 및 첨부된 청구항들에서 사용한 바와 같은 관사들 "a" 및 "an" 은 일반적으로는, 다르게 특정하지 않거나 콘텍스트로부터 단수 형태를 지칭하는 것이 명백하지 않는 한 "하나 이상" 을 의미하는 것으로 해석되어야 한다.
본 발명의 소정의 양태들은 장치, 이를 테면 전화기, 모바일 컴퓨팅 디바이스, 어플라이언스, 오토모바일 일렉트로닉스, 항공전자 시스템들 등의 서브컴포넌트들을 포함할 수도 있는 전자 디바이스들 간에 배치된 통신 링크들에 적용가능할 수도 있다. 도 1 은 IC 디바이스들 간에 통신 링크를 채용하는 장치의 단순화된 예를 도시한다. 장치 (100) 는 프로세싱 회로 (102) 에 동작가능하게 커플링된 통신 트랜시버 (106) 를 포함할 수도 있다. 하나의 예에서, 장치 (100) 는 RF 트랜시버 (106) 를 통하여 무선 액세스 네트워크 (RAN), 코어 액세스 네트워크, 인터넷 및/또는 다른 네트워크와 통신하는 무선 통신 디바이스를 포함할 수도 있다. 프로세싱 회로 (102) 는 ASIC (application-specific IC) (108) 및/또는 하나 이상의 다른 IC 디바이스들을 포함할 수도 있다. ASIC (108) 은 하나 이상의 프로세싱 디바이스들, 로직 회로들 등을 포함할 수도 있다. 프로세싱 회로 (102) 는 프로세싱 회로 (102) 에 의해 조작될 수도 있는 데이터 및 프로세싱 회로 (102) 의 프로세서에 의해 실행될 수도 있는 명령들을 유지할 수도 있는 메모리 (112) 와 같은 프로세서 판독가능 스토리지를 포함하고/하거나 그 프로세서 판독가능 스토리지에 커플링될 수도 있다. 프로세싱 회로 (102) 의 소정의 기능들은 메모리 디바이스 (112) 와 같은 스토리지 매체들에 상주하는 소프트웨어 모듈들의 실행을 지원 및 가능하게 하는 API (application programming interface) (110) 계층 및 오퍼레이팅 시스템 중 하나 이상에 의해 제어될 수도 있다. 메모리 디바이스 (112) 는 판독 전용 메모리 (ROM) 또는 랜덤-액세스 메모리 (RAM), 전기적으로 소거가능한 프로그램가능 ROM (EEPROM), 플래시 카드들, 또는 프로세싱 시스템들 및 컴퓨팅 플랫폼들에서 이용될 수 있는 임의의 메모리 디바이스를 포함할 수도 있다. 프로세싱 회로 (102) 는 장치 (100) 를 구성 및 동작하는데 이용된 동작 파라미터들 및 다른 정보를 유지할 수 있는 로컬 데이터베이스 (114) 를 포함하거나 액세스할 수도 있다. 로컬 데이터베이스 (114) 는 데이터베이스 모듈, 플래시 메모리, 자기 매체들, EEPROM, 광 매체들, 테이프, 소프트 또는 하드 디스크 등 중 하나 이상을 이용하여 구현될 수도 있다. 프로세싱 회로 (102) 는 또한 외부 디바이스들, 이를 테면 안테나 (122), 디스플레이 (124), 오퍼레이터 컨트롤들, 이를 테면 키패드 (126), 버튼, 록커 (rocker) 또는 슬라이더 스위치 (128), 및/또는 다른 컴포넌트들에 동작가능하게 커플링될 수도 있다.
도 2 는 장치 (200), 이를 테면 무선 모바일 디바이스, 모바일 전화기, 모바일 컴퓨팅 시스템, 무선 전화기, 노트북 컴퓨터, 태블릿 컴퓨팅 디바이스, 미디어 플레이어, 게이밍 디바이스, 어플라이언스, 웨어러블 컴퓨팅 디바이스 등의 소정의 양태들을 예시하는 블록 개략적 다이어그램이다. 장치 (200) 는 통신 링크 (220) 를 통하여 데이터 및 제어 정보를 교환하는 복수의 IC 디바이스들 (202 및 230) 을 포함할 수도 있다. 통신 링크 (220) 는 IC 디바이스들 (202, 230) 이 서로 아주 근접하여 위치되든, 또는 장치 (200) 의 물리적으로 상이한 부분들에 위치되든 간에, IC 디바이스들 (202 및 230) 을 접속하는데 이용될 수도 있다. 하나의 예에서, 통신 링크 (220) 는 IC 디바이스들 (202 및 230) 을 반송하는 칩 캐리어, 기판 또는 회로판 상에 제공될 수도 있다. 다른 예에서, 제 1 IC 디바이스 (202) 는 플립-폰의 키패드 섹션에 위치될 수도 있는 한편 제 2 IC 디바이스 (230) 는 플립-폰의 디스플레이 섹션에 위치될 수도 있다. 다른 예에서, 통신 링크 (220) 의 일부는 케이블 또는 광 접속을 포함할 수도 있다.
통신 링크 (220) 는 다수의 채널들 (222, 224 및 226) 을 포함할 수도 있다. 하나 이상의 채널 (226) 은 양방향성일 수도 있고, 하프-듀플렉스 모드로 및/또는 풀-듀플렉스 모드로 동작할 수도 있다. 하나 이상의 채널 (222 및 224) 은 단방향성일 수도 있다. 통신 링크 (220) 는 하나의 방향에서 더 높은 대역폭을 제공하여, 비대칭적일 수도 있다. 하나의 예에서, 제 1 통신 채널 (222) 은 포워드 링크 (222) 로 지칭될 수도 있는 한편 제 2 통신 채널 (224) 은 리버스 링크 (224) 로 지칭될 수도 있다. 양자의 IC 디바이스들 (202 및 230) 이 통신 링크 (222) 상에서 송신 및 수신하도록 구성되는 경우라도, 제 1 IC 디바이스 (202) 는 호스트 시스템 또는 송신기로서 지정될 수도 있는 한편, 제 2 IC 디바이스 (230) 는 클라이언트 시스템 또는 수신기로서 지정될 수도 있다. 하나의 예에서, 포워드 링크 (222) 는 제 1 IC 디바이스 (202) 로부터 제 2 IC 디바이스 (230) 로 데이터를 통신할 때 더 높은 데이터 레이트에서 동작할 수도 있는 한편, 리버스 링크 (224) 는 제 2 IC 디바이스 (230) 로부터 제 1 IC 디바이스 (202) 로 데이터를 통신할 때 더 낮은 데이터 레이트에서 동작할 수도 있다.
IC 디바이스들 (202 및 230) 은 각각 프로세싱 회로, 컴퓨팅 회로, 또는 다른 디바이스 상에 제공될 수도 있는 프로세서 (206, 236) 를 포함할 수도 있다. 하나의 예에서, 제 1 IC 디바이스 (202) 는 무선 트랜시버 (204) 및 안테나 (214) 를 통하여 무선 통신을 유지하는 것을 포함한, 장치 (200) 의 코어 기능들을 수행하도록 적응될 수도 있는 한편, 제 2 IC 디바이스 (230) 는 디스플레이 제어기 (232) 를 관리 또는 동작하는 사용자 인터페이스를 지원하도록 구성될 수도 있고, 카메라 제어기 (234) 를 이용하여 카메라 또는 비디오 입력 디바이스의 동작들을 제어할 수도 있다. IC 디바이스들 (202 및 230) 중 하나 이상에 의해 지원된 다른 특징들은 키보드, 음성-인식 컴포넌트, 글로벌 포지셔닝 시스템들, 생체 인식 시스템들, 모션 센서들, 및 다른 입력 또는 출력 디바이스들을 포함할 수도 있다. 디스플레이 제어기 (232) 는 액정 디스플레이 (LCD) 패널, 터치-스크린 디스플레이, 표시기들 등과 같은 디스플레이들을 지원하는 회로들 및 소프트웨어 드라이버들을 포함할 수도 있다. 저장 매체들 (208 및 238) 은 개별의 프로세서들 (206 및 236) 및/또는 IC 디바이스들 (202 및 230) 의 다른 컴포넌트들에 의해 이용된 명령들 및 데이터를 유지하도록 적응된 일시적 및/또는 비일시적 저장 디바이스들을 포함할 수도 있다. 각각의 프로세서 (206, 236) 와 그것의 대응하는 저장 매체들 (208 및 238) 및 다른 모듈들 및 회로들 간의 통신은 각각 하나 이상의 버스 (212 및 242) 에 의해 용이해질 수도 있다.
리버스 링크 (224) 는 포워드 링크 (222) 와 동일한 방식으로 동작될 수도 있으며, 포워드 링크 (222) 및 리버스 링크 (224) 는 비슷한 속도들로 또는 상이한 속도들로 송신가능할 수도 있으며, 여기서 속도는 데이터 레이트 (또는 데이터 전송 레이트) 및/또는 송신기 클록킹 레이트로서 표현될 수도 있다. 포워드 및 리버스 데이터 레이트들은, 애플리케이션 의존하여, 실질적으로 동일할 수도 있거나 또는 몇 자릿수 (orders of magnitude) 만큼 상이할 수도 있다. 일부 애플리케이션들에서, 단일의 양방향성 링크 (226) 는 제 1 IC 디바이스 (202) 와 제 2 IC 디바이스 (230) 간에 통신을 지원할 수도 있다. 포워드 링크 (222) 및/또는 리버스 링크 (224) 는 예를 들어, 포워드 및 리버스 링크들 (222 및 224) 이 동일한 물리적 접속들을 공유하고 하프-듀플렉스 방식으로 동작할 때 양방향성 모드로 동작하도록 구성가능할 수도 있다. 하나의 예에서, 통신 링크 (220) 는 산업 또는 다른 표준에 따라 제 1 IC 디바이스 (202) 와 제 2 IC 디바이스 (230) 간에 데이터, 제어, 커맨드 및 다른 정보를 통신하도록 동작될 수도 있다.
산업 표준들은 애플리케이션 특정적일 수도 있다. 하나의 예에서, MIPI 표준은 모바일 디바이스에서 카메라 또는 디스플레이를 지원하는 IC 디바이스 (230) 와 애플리케이션 프로세서 IC 디바이스 (202) 간에 동기 인터페이스 사양 (D-PHY) 을 포함하는 물리 계층 인터페이스들을 정의한다. D-PHY 사양은 모바일 디바이스들에 대한 MIPI 사양들에 따르는 제품들의 동작 특성들을 통제한다. D-PHY 인터페이스는 모바일 디바이스 내의 컴포넌트들 (202 및 230) 간에 상호접속하는 플렉서블, 저가, 고속 직렬 인터페이스를 이용한 데이터 전송들을 지원할 수도 있다. 이들 인터페이스들은 전자기 간섭 (EMI) 이슈들을 회피하기 위해 슬로우 에지들과 함께 상대적으로 낮은 비트 레이트들을 제공하는 상보형 금속-산화물-반도체 (CMOS) 병렬 버스들을 포함할 수도 있다.
도 2 의 통신 링크 (220) 는 복수의 신호 와이어들 (M 개의 와이어들로서 표시됨) 을 포함하는 유선 버스로서 구현될 수도 있다. M 개의 와이어들은 디스플레이 인터페이스에서와 같은 고속 디지털 인터페이스에서 N-위상 인코딩된 데이터를 반송하도록 구성될 수도 있다. M 개의 와이어들은 채널들 (222, 224 및 226) 중 하나 이상 상에서 N-위상 극성 인코딩을 용이하게 할 수도 있다. 물리 계층 드라이버들 (210 및 240) 은 통신 링크 (220) 상의 송신을 위해 N-위상 극성 인코딩된 데이터 심볼들을 생성하고, 및/또는 통신 링크 (220) 로부터 수신된 N-위상 극성 인코딩된 데이터 심볼들을 디코딩하도록 구성 또는 적응될 수도 있다. N-위상 극성 인코딩의 이용은 고속 데이터 전송을 제공하며 N-위상 극성 인코딩된 데이터 링크들 (220) 에서는 보다 적은 드라이버들이 활성이기 때문에 다른 인터페이스들의 전력의 절반 이하를 소비할 수도 있다.
N-위상 극성 인코딩 디바이스들 (210 및/또는 240) 은 통상 통신 링크 (220) 상에서 천이 당 다수의 비트들을 인코딩할 수 있다. 하나의 예에서는, 3-위상 인코딩 및 극성 인코딩의 조합이 프레임 버퍼 없이 제 2 LCD 드라이버 IC 당 와이드 비디오 그래픽스 어레이 (WVGA) 80 프레임들을 지원하는데 이용되어, 디스플레이 리프레시를 위해 810Mbps 로 픽셀 데이터를 전달할 수도 있다.
도 3 은 도 2 에 도시된 통신 링크 (220) 의 소정의 양태들을 구현하는데 이용될 수도 있는 M-와이어, N-위상 극성 인코더 (300) 를 예시하는 개략적 다이어그램이다. 도시된 예에서, M-와이어, N-위상 극성 인코더 송신기는 M=3 개의 와이어들 및 N=3 위상 시그널링을 이용하여 정보를 송신하도록 구성된다. 3-와이어, 3-위상 인코딩의 예는 오로지 본 발명의 소정의 양태들의 설명들을 단순화하는 목적을 위해서만 선택된다. 3-와이어, 3-위상 인코더들에 대해 개시된 원리들 및 기법들은 M-와이어, N-위상 극성 인코더들 및 디코더들의 다른 구성들에서 적용될 수 있다.
M-와이어, N-위상 극성 인코딩 스킴에서의 M 개의 와이어들 각각에 대해 정의된 시그널링 상태들은 미구동된 상태 (undriven state), 포지티브로 구동된 상태 및 네거티브로 구동된 상태를 포함할 수도 있다. 3-와이어, 3-위상 극성 인코딩 스킴에서, 포지티브로 구동된 상태 및 네거티브로 구동된 상태는 신호 와이어들 (310a, 310b 및/또는 310c) 중 2 개 간에 전압 차분 (voltage differential) 을 제공함으로써 및/또는 직렬로 접속된 신호 와이어들 (310a, 310b 및/또는 310c) 중 2 개를 통하여 전류를 구동하여 그 전류가 2 개의 신호 와이어들 (310a, 310b 및/또는 310c) 에서 상이한 방향들로 흐르도록 함으로써 획득될 수도 있다. 미구동된 상태는 하이-임피던스 모드에 신호 와이어 (310a, 310b 또는 310c) 의 드라이버의 출력을 배치함으로써 실현될 수도 있다. 대안적으로, 또는 추가적으로, 미구동된 상태는 "미구동된" 신호 와이어 (310a, 310b 또는 310c) 로 하여금, 구동된 신호 와이어들 (310a, 310b 및/또는 310c) 상에서 제공된 포지티브와 네거티브 전압 레벨들 간의 실질적으로 중간에 놓인 전압 레벨을 수동으로 또는 능동으로 가정하게 함으로써 신호 와이어 (310a, 310b 또는 310c) 상에서 획득될 수도 있다. 통상적으로, 어떤 상당한 전류도 미구동된 신호 와이어 (310a, 310b 또는 310c) 를 통하여 흐르지 않는다. 3-와이어, 3-위상 극성 인코딩 스킴에 대해 정의된 시그널링 상태들은 전압 또는 전류 상태들을 나타낼 수도 있는 3 개의 시그널링 상태들 {+1, 0, -1} 을 이용하여 표시될 수도 있다. 하나의 예에서, 3 개의 상태들 {+1, 0, -1} 은 3 개의 전압 레벨들 +V, 0, -V 를 의미할 수도 있다. 다른 예에서, 3 개의 상태들 {+1, 0, -1} 은 3 개의 전압 레벨들 +V, +V/2, 0 을 의미할 수도 있다. 다른 예에서, 3 개의 상태들 {+1, 0, -1} 은 I, 0, -I 의 전류들을 의미할 수도 있다.
3-와이어, 3-위상 극성 인코더는 커넥터들 (310a, 310b 및 310c) 의 시그널링 상태를 제어하기 위해 일 세트의 드라이버들 (308) 을 채용할 수도 있다. 드라이버들 (308) 은 유닛-레벨 전류-모드 또는 전압-모드 드라이버들로서 구현될 수도 있다. 각각의 드라이버 (308) 는 대응하는 커넥터 (310a, 310b 또는 310c) 의 시그널링 상태를 결정하는 일 세트의 신호들 (316a, 316b 또는 316c) 을 수신할 수도 있다. 도시된 예에서, 드라이버들 (308) 각각은 대응하는 커넥터 (310a, 310b 또는 310c) 에 대한 4 개의 상태들을 정의하는 한 쌍의 신호들 (316a, 316b 또는 316c) 을 수신한다. 다른 예에서, 각각의 드라이버 (308) 는 대응하는 커넥터 (310a, 310b, 또는 310c) 에 대한 8 개의 상태들을 정의하는 일 세트의 3 개의 신호들을 수신할 수도 있다.
M-와이어, N-위상 극성 인코딩 스킴에서의 각각의 송신된 심볼 간격에 대해, 적어도 하나의 신호 와이어 (310a, 310b 또는 310c) 는 미구동된 상태 (0 시그널링 상태) 에 있는 한편, 포지티브로 구동된 (+1 시그널링 상태) 신호 와이어들 (310a, 310b 또는 310c) 의 수는 네거티브로 구동된 (-1 시그널링 상태) 신호 와이어들 (310a, 310b 또는 310c) 의 수와 동일하여, 수신기로 흐르는 전류의 합은 0 이 된다. 이전에 송신된 심볼과 다음 송신된 심볼 사이에서의, 각각의 심볼 천이에서, 적어도 하나의 신호 와이어 (310a, 310b 또는 310c) 의 상태는 변화한다. 적어도 하나의 신호 와이어 (310a, 310b 및/또는 310c) 의 시그널링 상태가 연속적인 심볼들의 각각의 쌍 간에 변화한 경우, 수신기는 그 천이들에 기초하여 수신 클록을 신뢰가능하게 생성할 수 있다.
동작에서, 맵퍼 (302) 는 입력 데이터 (310) 를 수신하여 일 세트의 심볼들 (312) 에 맵핑할 수도 있다. 도시된 3-와이어, 3-위상 예에서, 심볼들의 세트는 입력 데이터 (310) 의 16-비트 워드가 각각의 세트의 심볼들에서 인코딩될 수도 있도록 7 개의 3-비트 심볼들을 포함한다. 3-비트 심볼의 각각의 비트는 하나의 심볼 간격에 대한 신호 와이어들 (310a, 310b 및 310c) 중 하나의 상태를 정의한다. 심볼들 (312) 의 시퀀스는, 각각의 심볼이 3-와이어들 (310a, 310b 및 310c) 의 시그널링 상태를 정의하는, 심볼들의 (314) 의 타이밍된 시퀀스를 제공하는 병렬 대 직렬 컨버터들 (304) 을 이용하여 직렬화될 수도 있다. 심볼들 (314) 의 시퀀스는 통상 단일의 심볼이 각각의 심볼 간격에서 송신되는 심볼 간격들을 기술하기 위해 송신 클록을 이용하여 타이밍된다. M-와이어 위상 인코더 (306) 는 맵퍼에 의해 한번에 하나의 심볼씩 생성된 7 개의 심볼들 (314) 의 시퀀스를 수신하며 각각의 심볼 간격에 대한 각각의 신호 와이어 (310a, 310b 및 310c) 의 상태를 컴퓨팅한다. 3-와이어 인코더 (306) 는 현재의 입력 심볼 (314) 에 기초한 신호 와이어들 (310a, 310b 및 310c) 의 상태들 및 신호 와이어들 (310a, 310b 및 310c) 의 이전의 상태들을 선택한다.
M-와이어, N-위상 인코딩의 이용은 복수의 심볼들에서 다수의 비트들이 인코딩되는 것을 허락한다. 정수가 아닌 수의 데이터 비트들이 각각의 심볼에서 인코딩될 수도 있다. 3-와이어, 3-위상 시스템의 예에서, 동시에 구동될 수도 있는 2 개의 와이어들의 3 개의 이용가능한 조합들, 및 구동되는 와이어들의 쌍에 관한 극성의 2 개의 가능한 조합들이 있어, 6 개의 가능한 상태들이 산출된다. 신호 와이어들 (310a, 310b 및 310c) 의 시그널링 상태는 심볼들 간의 각각의 천이에서 변화하며, 이에 따라 6 개의 상태들 중 5 개의 상태들이 매 천이에서 이용가능하다. 즉, 적어도 하나의 와이어의 상태는 수신기가 신뢰가능한 수신 클록을 생성하는 것을 허락하기 위해 각각의 천이에서 변화하며, 현재의 시그널링 상태를 고려해 볼 때, 각각의 천이에서 이용가능한 5 개의 가능한 시그널링 상태들이 있다. 5 개의 상태들의 경우,
Figure pct00001
비트들이 심볼 당 인코딩될 수도 있다. 이에 따라, 맵퍼는 심볼 당 2.32 비트들을 반송하는 7 개의 심볼들이 16.24 비트들을 인코딩할 수 있기 때문에 16-비트 워드를 수락하고 그것을 7 개의 심볼들로 컨버팅할 수도 있다. 즉, 5 개의 상태들을 인코딩하는 7 개의 심볼들의 조합은 57 (78,125) 순열 (permutation) 들을 갖는다. 이에 따라, 7 개의 심볼들은 16 비트들의 216 (65,536) 순열들을 인코딩하는데 이용될 수도 있다.
도 4 는 원형 상태 다이어그램 (450) 에 의해 예시되는 3-위상 변조 데이터-인코딩 스킴을 이용하여 인코딩된 신호들에 대한 타이밍 차트 (400) 의 일 예를 포함하는 다이어그램이다. 정보는, 예를 들어, 와이어 또는 커넥터가 상태 다이어그램 (450) 에 의해 정의된 3 개의 위상 상태들 S1, S2 및 S3 중 하나에 있는 시그널링 상태들의 시퀀스에서 인코딩될 수도 있다. 각각의 상태는 120°위상 시프트에 의해 다른 상태들과 분리될 수도 있다. 하나의 예에서, 데이터는 와이어 또는 커넥터에 관한 위상 상태들의 회전의 방향으로 인코딩될 수도 있다. 신호에서의 위상 상태들은 시계방향 (452 및 452') 또는 반시계방향 (454 및 454') 으로 회전할 수도 있다. 예를 들어 시계방향 (452 및 452') 에서, 위상 상태들은 S1 에서 S2 로, S2 에서 S3 으로 및 S3 에서 S1 로의 천이들 중 하나 이상을 포함하는 시퀀스로 나아갈 수도 있다. 반시계방향 (454 및 454') 에서, 위상 상태들은 S1 에서 S3 으로, S3 에서 S2 로 및 S2 에서 S1 로의 천이들 중 하나 이상을 포함하는 시퀀스로 나아갈 수도 있다. 3 개의 와이어들 (310a, 310b 및 310c) 은 동일한 신호의 상이한 위상-시프트된 버전들을 반송하며, 여기서 그 버전들은 서로에 대하여 120°만큼 위상 시프트된다. 각각의 시그널링 상태는 와이어 또는 커넥터에 관한 상이한 전압 레벨 및/또는 와이어 또는 커넥터를 통한 전류 흐름의 방향으로서 표현될 수도 있다. 3-와이어 시스템에서의 시그널링 상태들의 시퀀스의 각각 동안, 각각의 와이어 (310a, 310b 및 310c) 는 다른 와이어들과는 상이한 시그널링 상태들에 있다. 3 개를 초과하는 와이어들 (310a, 310b 및 310c) 이 3-위상 인코딩 시스템에서 이용될 때, 각각의 상태는 매 시그널링 간격에서 적어도 하나의 와이어 (310a, 310b 및/또는 310c) 에 관하여 존재하지만 2 개 이상의 와이어들 (310a, 310b 및/또는 310c) 은 각각의 시그널링 간격에서 동일한 시그널링 상태에 있을 수 있다.
정보는 각각의 위상 천이 (410) 에서의 회전의 방향으로 인코딩될 수도 있으며 3-위상 신호는 각각의 시그널링 상태에 대한 방향을 변화시킬 수도 있다. 회전의 방향은 미구동된 와이어 (310a, 310b 및/또는 310c) 가 회전의 방향에 상관 없이, 회전하는 3-위상 신호에서 매 시그널링 상태로 변화하기 때문에, 어느 와이어들 (310a, 310b 및/또는 310c) 이 위상 천이 전과 후에 '0' 상태 (예를 들어, 미구동된 상태) 에 있는지를 고려함으로써 결정될 수도 있다.
인코딩 스킴은 또한 능동으로 구동되는 컨덕터들 (310a, 310b 및 310c) 중 2 개의 극성 (408) 의 정보를 인코딩할 수도 있다. 3-와이어 구현에서의 언제라도, 컨덕터들 (310a, 310b, 310c) 중 정확히 2 개는 반대 방향의 전류들로 및/또는 전압 차분으로 구동된다. 단순 구현에서, 데이터 (412) 는 하나의 비트가 위상 천이들 (410) 의 방향으로 인코딩되고 제 2 비트가 현재의 상태 (408) 에 대한 극성으로 인코딩되는 2 비트 값들 (412) 을 이용하여 인코딩될 수도 있다.
타이밍 차트 (400) 는 위상 회전 방향과 극성 양자를 이용한 데이터 인코딩을 예시한다. 곡선들 (402, 404 및 406) 은 다수의 위상 상태들에 대해 각각, 3 개의 와이어들 (310a, 310b 및 310c) 상에서 반송된 신호들에 관한 것이다. 초기에는, 위상 천이들 (410) 은 시계방향으로 있으며 최상위 비트는 그 최상위 비트의 바이너리 '0' 에 의해 나타낸 바와 같이, 위상 천이들 (410) 의 회전이 시간 414 에서 반시계방향으로 스위칭할 때까지 바이너리 '1' 로 설정된다. 최하위 비트는 각각의 상태에서 신호의 극성 (408) 을 반영한다.
본 명세서에서 개시된 소정의 양태들에 따르면, 데이터의 1 비트는 3-와이어, 3-위상 인코딩 시스템에서의 위상 변화 또는 회전으로 인코딩될 수도 있으며, 추가적인 비트는 2 개의 구동된 와이어들의 극성으로 인코딩될 수도 있다. 추가적인 정보는 현재의 상태로부터 가능한 상태들 중 임의의 상태로의 천이를 허용함으로써 3-와이어, 3-위상 인코딩 시스템의 각각의 천이에서 인코딩될 수도 있다. 3 회전 위상들 및 각각의 위상에 대한 2 개의 극성들을 고려해 볼 때, 6 개의 상태들이 3-와이어, 3-위상 인코딩 시스템에서 이용가능하다. 이에 따라, 5 개의 상태들이 임의의 현재의 상태로부터의 천이를 위해 이용가능하다. 이에 따라, 심볼 당 인코딩된 (천이)
Figure pct00002
비트들이 있을 수도 있으며, 이는 맵퍼 (302) 가 16-비트 워드를 수락하고 그것을 7 개의 심볼들로 인코딩하는 것을 허용한다.
N-위상 데이터 전송은 버스와 같이, 통신 매체에 제공된 3 개를 초과하는 와이어들을 이용할 수도 있다. 동시에 구동될 수 있는 추가적인 신호 와이어들의 이용은 상태들과 극성들의 더 많은 조합들을 제공하며 더 많은 비트들의 데이터가 상태들 간의 각각의 천이에서 인코딩되는 것을 허용한다. 이것은 증가된 대역폭을 제공하면서, 데이터 비트들을 송신하기 위해 다수의 차분 쌍들을 이용하는 접근법들에 비해 상당히 시스템의 스루풋을 개선시키고 전력 소비를 감소시킬 수 있다.
하나의 예에서, 인코더는 각각의 상태에 대해 구동된 와이어들의 2 개의 쌍들을 가진 6 개의 와이어들을 이용하여 심볼들을 송신할 수도 있다. 6 개의 와이어들은 A 내지 F 로 라벨링될 수도 있어, 하나의 상태에서, 와이어들 (A 및 F) 은 포지티브 구동되고, 와이어들 (B 및 E) 는 네거티브이며, C 및 D 는 미구동 (어떤 전류도 반송하지 않음) 된다. 6 개의 와이어들에 대해, 각각의 위상 상태에 대한 극성의 상이한 조합들이 :
Figure pct00003
개인 경우, 능동으로 구동된 와이어들의 가능한 조합들은 :
Figure pct00004
개가 있을 수도 있다.
능동으로 구동된 와이어들의 15 개의 상이한 조합들은 다음을 포함할 수도 있다 :
Figure pct00005
구동된 4 와이어들 중, 2 개의 와이어들의 가능한 조합들이 포지티브 구동된다 (그리고 나머지 2 개는 네거티브여야 한다). 극성의 조합들은 다음을 포함할 수도 있다 :
Figure pct00006
이에 따라, 상이한 상태들의 총 수는 15×6=90 으로서 계산될 수도 있다. 심볼들 간의 천이를 보장하기 위해, 89 개의 상태들이 임의의 현재의 상태로부터 이용가능하며, 각각의 심볼에서 인코딩될 수도 있는 비트들의 수는 심볼 당
Figure pct00007
비트들로서 계산될 수도 있다. 이 예에서, 32-비트 워드는 5×6.47=32.35 비트들이 주어진다고 하면, 5 개의 심볼들로 디맵퍼에 의해 인코딩될 수 있다.
임의의 사이즈의 버스에 대해 구동될 수 있는 와이어들의 조합들의 수에 대한 일반식은, 버스에서의 와이어들의 수 및 동시에 구동된 와이어들의 수의 함수로서, 다음이 된다 :
Figure pct00008
구동되는 와이어들에 대한 극성의 조합들의 수에 대한 식은 :
Figure pct00009
이다.
심볼 당 비트들의 수는 :
Figure pct00010
이다.
도 5 는 3-와이어, 3-위상 통신 링크의 하나의 예에서 6 개의 가능한 위상-극성 상태들 및 30 개의 가능한 상태 천이들을 예시하는 상태 다이어그램 (500) 이다. 상태 다이어그램 (500) 에서의 가능한 상태들 (502, 504, 506, 512, 514 및 516) 은 도 4 의 다이어그램 (450) 에 도시된 상태들을 포함한다. 예시적인 상태 엘리먼트 (520) 에 도시한 바와 같이, 상태 다이어그램 (500) 에서의 각각의 상태 (502, 504, 506, 512, 514 및 516) 는 (각각 와이어들 (310a, 310b 및 310c) 상에서 송신된) 신호들 (A, B 및 C) 의 시그널링 상태를 나타내는 필드 (522), 및 (도 7 에 도시된 차동 수신기들 (702a, 702b, 702c) 과 같은) 차동 수신기들에 의한 와이어 전압들의 감산의 결과를 나타내는 필드 (524) 를 포함한다. 예를 들어, 상태 502 (+x) 와이어 A=+1, 와이어 B=-1 및 와이어 C=0 에서는, 차동 수신기 (702a) (A-B)=+2, 차동 수신기 (702b) (B-C)=-1 및 차동 수신기 (702c) (C-A)=+1 의 출력이 산출된다. 상태 다이어그램에 의해 예시한 바와 같이, 상태 변화 검출 회로 (704) 에 의해 취해진 천이 결정들은 차동 수신기들 (702a, 702b 및 702c) 에 의해 생성된 5 개의 가능한 레벨들에 기초하며, 이 5 개의 가능한 레벨들은 -2, -1, 0, +1 및 +2 전압 상태들을 포함한다.
도 6 은 3-와이어, 3-위상 디코더의 소정의 양태들을 예시하는 다이어그램 (600) 이다. 차동 수신기들 (602) 및 와이어 상태 디코더 (604) 는 서로에 대하여, 3 개의 신호 와이어들 (612a, 612b 및 612c) 의 상태의 디지털 표현을 제공하고, 이전의 심볼 주기에서의 3 개의 신호 와이어들 (612a, 612b 및 612c) 의 시그널링 상태와 비교하여 3 개의 신호 와이어들 (612a, 612b 및 612c) 의 시그널링 상태에서의 변화들을 검출하도록 구성된다. 심볼 주기 동안의 3 개의 신호 와이어들 (612a, 612b 및 612c) 의 시그널링 상태의 디지털 표현은 원시 (raw) 심볼로 지칭될 수도 있다. 7 개의 연속적인 원시 심볼들 (614) 의 시퀀스가 디맵퍼 (608) 에 의해 프로세싱될 7 개의 심볼들 (616) 의 세트를 획득하기 위해 직렬 대 병렬 컨버터들 (606) 에 의해 어셈블링된다. 디맵퍼 (608) 는 출력 데이터 (620) 를 제공하기 위해 FIFO (610) 에서 버퍼링될 수도 있는 출력 데이터 (618) 의 16 비트들을 생성한다.
동작에서, 와이어 상태 디코더 (604) 는 와이어들 (612a, 612b 및 612c) 상에서 수신된 신호들로부터 심볼들 (614) 의 시퀀스를 추출할 수도 있다. 심볼들 (614) 은 본 명세서에서 개시한 바와 같이, 와이어들 (612a, 612b 및 612c) 상에서 수신된 신호들의 위상 회전과 극성의 조합으로서 나타낼 수도 있는 시그널링 상태들에 기초하여 디코딩된다. 와이어 상태 디코더는 와이어들 (612a, 612b 및 612c) 로부터 심볼들을 신뢰가능하게 캡처하는데 이용될 수 있는 클록 (626) 을 추출하는 CDR (624) 을 포함할 수도 있다. CDR (624) 은 연속적인 심볼 간격들 간의 각각의 경계에서 와이어들 (612a, 612b 및 612c) 중 적어도 하나 상에서의 천이의 발생에 기초하여 클록 (626) 을 생성하도록 구성될 수도 있다. 클록 (626) 의 에지는 모든 와이어들 (612a, 612b 및 612c) 에 대한 시간이 안정화하는 것을 허용하고 이로써 현재의 심볼이 디코딩 목적들을 위해 캡처되는 것을 보장하기 위해 지연될 수도 있다.
CDR 에 의해 이용된 지연은 차동 수신기들 (602) 에 의해 상이한 시간들에 생성된 다수의 에지들의 영향을 마스킹하는데 충분한 시간 주기를 허용하도록 구성될 수도 있다. 이들 다수의 에지들은 소정의 상태 천이들이 상이한 차동 수신기들 (602) 로 하여금, 서로에 대하여 시간에 있어서 분리될 수도 있는 에지들을 생성하게 할 때 발생할 수 있다. CDR (624) 은 모든 가능한 에지들이 발생하였을 시간까지 심볼 경계에서 처음 발생하는 에지에 대한 응답을 지연시키는 지연 엘리먼트를 포함할 수도 있다. CDR (624) 의 컴포넌트들의 성능의 변동들이 다수의 에지들 간의 지연들에 영향을 미칠 것으로 예상될 수도 있으며, 이러한 CDR (624) 의 성능의 변동들은 최악의 경우의 컨디션들을 설명하는 CDR (624) 에 대한 지연을 구성함으로써 제공 (accommodate) 될 수도 있다. 성능의 변동들은 예를 들어 전력, 전압 및 열 (power, voltagen and thermal; PVT) 컨디션들의 변화들에 의해 야기될 수도 있다. 증가된 지연은 통신 링크에서 유용한 최대 클록 속도를 제한할 수도 있다. 구성된 지연이 너무 짧으면, 다수의 클록 펄스들이 단일의 심볼에 대해 생성될 수도 있으며, 이는 송신기와 수신기 간의 동기화의 손실을 야기할 수도 있다. 지연이 너무 길면, 심볼 시간들이 오버랩하여, 클록 복구 회로가 오작동하게 하거나 2 개의 심볼 간격들에 대해 단일의 펄스를 생성하게 할 수도 있다.
도 7 은 3-와이어, 3-위상 디코더에서의 클록 생성의 소정의 양태들을 예시하는 블록 개략적 다이어그램 (700) 을 포함한다. 차동 수신기들 (702a, 702b 및 702c) 의 세트는 3 개의 와이어들 (710a, 710b 및 710c) 각각을 3 개의 와이어들 (710a, 710b 및 710c) 의 다른 것과 비교한다. 도시된 예에서, 제 1 차동 수신기 (702a) 는 와이어들 (710a 및 710b) 의 시그널링 상태들을 비교하고, 제 2 차동 수신기 (702b) 는 와이어들 (710b 및 710c) 의 상태들을 비교하며 제 3 차동 수신기 (702c) 는 와이어들 (710a 및 710c) 의 상태들을 비교한다. 본 명세서에서 설명한 바와 같이, 와이어들 (710a, 710b 및 710c) 중 적어도 하나의 시그널링 상태는 각각의 심볼 경계에서 변화한다. 이에 따라, 상태 변화 검출 회로 (704) 는 차동 수신기들 (702a, 702b 및 702c) 중 적어도 하나의 출력이 각각의 심볼 간격의 마지막에 변화하기 때문에 시그널링 상태의 변화의 발생을 검출할 수 있다.
소정의 시그널링 상태 천이들은 단일의 차동 수신기 (702a, 702b 또는 702c) 에 의해 검출가능할 수도 있는 한편, 다른 시그널링 상태 천이들은 차동 수신기들 (702a, 702b 및 702c) 중 2 개 이상에 의해 검출될 수도 있다. 하나의 예에서, 시그널링 상태들, 또는 2 개의 와이어들의 상대적 상태들은 천이 후 변화되지 않을 수도 있고 대응하는 차동 수신기 (702a, 702b 또는 702c) 의 출력이 또한 심볼 천이 후 변화되지 않을 수도 있다. 다른 예에서, 와이어들 (702a, 702b 및/또는 702c) 의 쌍에서의 양자의 와이어들은 제 1 시간 간격에서 동일한 상태에 있을 수도 있고 양자의 와이어들은 제 2 시간 간격에서 동일한 제 2 상태에 있을 수도 있어, 대응하는 차동 수신기 (702a, 702b 또는 702c) 는 위상 천이 후 변화되지 않을 수도 있다. 이에 따라, 클록 생성 회로 (706) 는 시그널링 상태 천이가 발생한 때를 결정하기 위하여 모든 차동 수신기들 (702a, 702b 및 702c) 의 출력들을 모니터링하는 시그널링 상태 변화 검출 회로들 및 로직 (704) 을 포함할 수도 있다. 클록 생성 회로는 검출된 시그널링 상태 천이들에 기초하여 수신 클록 (708) 을 생성할 수도 있다.
시그널링 상태들의 변화들은 상이한 와이어들 (710a, 710b 및/또는 710c) 상에서 상이한 시간들에 검출될 수도 있다. 시그널링 상태 변화들의 검출의 타이밍은 발생한 시그널링 상태 변화의 타입에 따라 가변할 수도 있다. 이 가변성의 결과는 도 7 에 도시된 단순화된 타이밍 다이어그램 (750) 에서 예시된다. 시그널링 상태 변화 검출 회로 (704) 및/또는 차동 수신기들 (702a, 702b 및 702c) 의 출력들을 나타내는 마커들 (722, 724 및 726) 은 예시의 명료함만을 위해 상이한 높이들을 할당받는다. 마커들 (722, 724 및 726) 의 상대적 높이들은 클록 생성 또는 데이터 디코딩을 위해 이용된 전압 또는 전류 레벨들, 극성 또는 가중 값들에 대해 어떤 특정 관계도 갖지 않는다. 타이밍 차트 (750) 는 3 개의 와이어들 (710a, 710b 및 710c) 상에서 송신된 심볼들과 연관된 천이들의 타이밍의 영향을 예시한다. 타이밍 차트 (750) 에서, 일부 심볼들 간의 천이들은 심볼들이 신뢰가능하게 캡처될 수도 있는 동안 가변 캡처 윈도우들 (730a, 730b, 730c, 730d, 730e, 730f 및/또는 730g; 일괄하여 심볼 캡처 윈도우들 (730)) 을 초래할 수도 있다. 검출된 시그널링 상태 변화들의 수 및 그들의 상대적 타이밍은 클록 신호 (708) 상에 지터를 초래할 수 있다.
심볼 윈도우들 (730) 의 사이즈들의 가변성 및 지터는 도 8 에 도시된 단순 예 (800) 에 예시한 바와 같이, 와이어들 (710a, 710b 및 710c) 의 전기적 특성들에 의해 부분적으로 야기될 수도 있다. 천이 시간들은 제조 프로세스 허용오차들, 전압 및 전류 소스들의 변동들 및 안정성 및 오퍼레이팅 온도에 의해 야기된 검출 회로들의 가변성 및/또는 신호 상승 시간들의 가변성에 의해 영향을 받을 수도 있다. 천이 시간들의 큰 가변성은 3-위상 시그널링에서의 상이한 전압 또는 전류 레벨들의 존재에 기인할 수 있다. 단순화된 "전압-레벨" 예는 단일의 와이어 (710a, 710b 또는 710c) 에서의 천이 시간들을 예시하는 도 8 에 도시된다. 제 1 심볼 (Sym n ) (802) 은 시간 822 에서 종료하는 심볼 간격에서 송신될 수도 있고, 제 2 심볼 (Sym n +1) 은 시간 824 에서 종료하는 심볼 간격에서 송신될 수도 있으며 제 3 심볼 (Sym n +2) (806) 은 제 4 심볼 (Sym n +3) (808) 의 송신이 시작될 때, 시간 826 에서 종료하는 심볼 간격에서 송신될 수도 있다. 제 1 심볼 (802) 에 의해 결정된 상태로부터 제 2 심볼 (804) 에 대응하는 상태로의 천이는 와이어 (710a, 710b 또는 710c) 의 전압이 임계 전압 (818 및/또는 820) 에 도달하는데 걸리는 시간에 기인하는 제 1 지연 (812) 후에 검출될 수도 있다. 임계 전압들은 와이어 (710a, 710b 또는 710c) 의 상태를 결정하는데 이용될 수도 있다. 제 2 심볼 (804) 에 의해 결정된 상태로부터 제 3 심볼 (806) 에 대한 상태로의 천이는 와이어 (710a, 710b 또는 710c) 의 전압이 임계 전압들 (818 및/또는 820) 중 하나에 도달하는데 걸리는 시간에 기인하는 제 2 지연 (814) 후에 검출될 수도 있다. 제 3 심볼 (806) 에 의해 결정된 상태로부터 제 4 심볼 (808) 에 대한 상태로의 천이는 와이어 (710a, 710b 또는 710c) 의 전압이 임계 전압 (818 및/또는 820) 에 도달하는데 걸리는 시간에 기인하는 제 3 지연 (816) 후에 검출될 수도 있다.
도시한 바와 같이, 제 3 지연 (816) 은 제 1 지연 (812) 보다 더 짧을 수도 있고, 제 2 지연 (814) 은 가장 긴 지연일 수도 있다. 제 2 지연 (814) 은 상태 0 이 미구동된 상태이고 와이어 (710a, 710b 또는 710c) 의 전압이 임계값 (820) 을 향하여 천천히 드리프트할 수도 있기 때문에 가장 긴 지연일 수도 있는 반면, 제 1 지연 (812) 및 제 2 지연 (816) 은 와이어 (710a, 710b 또는 710c) 가 각각 -1 및 +1 상태들로 능동으로 풀링되는 천이들과 연관된다.
도 9 는 다수의 심볼 간격들 (902) 의 오버레이로부터 생성될 수도 있는 단순화된 아이 차트 (eye chart) 를 도시하는 다이어그램이다. 신호 천이 영역 (904) 은 가변 신호 상승 시간들이 신뢰가능한 디코딩을 방지하는 불확실성의 시간 주기를 나타낸다. 상태 정보는 심볼이 안정되고 신뢰가능하게 수신 및 디코딩될 수 있는 시간 주기를 나타내는 "아이 오프닝 (eye opening)" (906) 에서 신뢰가능하게 결정될 수도 있다. 하나의 예에서, 아이 오프닝 (906) 은 신호 천이 영역 (904) 의 마지막 (912) 에 시작하고 심볼 간격 (902) 의 종단 (914) 에서 종료한다. 도 9 에 도시된 예에서, 아이 오프닝 (906) 은 신호 천이 영역 (904) 의 마지막 (912) 에 시작하고 커넥터들 (710a, 710b, 710c) 의 시그널링 상태 및/또는 3 개의 차동 수신기들 (702a, 702b 및 702c) 의 출력들이 변화하기 시작한 시간 (916) 에서 종료하는 것으로 결정될 수도 있다.
N-위상 인코딩을 위해 구성된 통신 링크 (220) 의 최대 속도는 수신된 신호 아이 오프닝 (906) 과 비교하여 신호 천이 영역 (904) 의 지속기간에 제한될 수도 있다. 심볼 간격 (902) 에 대한 최소 주기는 예를 들어, 도 7 의 클록 생성 회로 (706) 에서, 또는 도 6 에 예시된 N-위상 디코더 (600) 에서의 CDR 회로 (624) 와 연관된 엄격해진 설계 마진들에 의해 제약될 수도 있다. 상이한 시그널링 상태 천이들은 2 개 이상의 와이어들 (710a, 710b 및/또는 710c) 에 대응하는 신호 천이 시간들의 상이한 변동들과 연관되어, 수신 디바이스에서의 차동 수신기들 (702a, 702b 및 702c) 의 출력들로 하여금, 차동 수신기들 (702a, 702b 및 702c) 에 대한 입력들이 변화하기 시작하는 심볼 경계 (908) 에 대하여 상이한 시간들에 변화하게 할 수도 있다. 수신 디바이스에서의 다수의 차동 수신기들 (702a, 702b 및 702c) 의 출력들 간의 수신된 신호 천이 시간들의 큰 차이는 통상, 천이 영역 시간 (904) 을 초과하는 최소 지연을 갖는 CDR 회로 (624) 에서의 지연 엘리먼트의 구현을 요구한다. 하나의 예에서, 지연 엘리먼트는 도 7 에 도시된 상태 변화 검출 회로 (704) 및/또는 클록 생성 회로 (706) 중 하나 이상에서 제공될 수도 있다. 이 지연 엘리먼트에 의해 제공된 최대 지연 시간은 아이 오프닝 (906) 의 클로징 에지 (916) 를 초과하지 않을 수도 있으며, 이는 일부 인스턴스들에서 시간 (914) 에서의 다음 심볼 간격의 도입부의 개시와 일치할 수도 있다. 더 빠른 데이터 레이트들에서, 아이 오프닝 (906) 은 심볼 간격 (902) 과 비교하여 작을 수 있고 심볼 천이 가변성의 영향은 최대 심볼 송신 레이트에 결정적일 수도 있다.
임의의 단일의 천이의 지속기간은 최소 가능한 신호 천이 시간 및 최대 가능한 천이 시간이 단일의 심볼 천이 동안 일어날 가능성이 낮기 때문에 신호 천이 영역 (
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) (904) 의 풀 레인지에 걸쳐 있을 가능성이 낮다. 하나의 예에서, 신호 천이 영역 (904) 은 모든 가능한 심볼 천이들에 대해, 차동 수신기 (702a, 702b, 또는 702c) 의 출력에서 검출된 제 1 제로 크로싱 (910) 의 시간 및 차동 수신기 (702a, 702b, 또는 702c) 의 출력에서 검출된 마지막 제로 크로싱 (912) 의 시간에 의해 바운딩될 수도 있다. 차동 수신기 (702a, 702b, 및 702c) 의 출력들에서 관찰된 천이 시간들은 커넥터들 및/또는 와이어들 (710a, 710b 또는 710c) 이 커넥터 및/또는 와이어 (710a, 710b 또는 710c) 의 드라이버 (308) 에 대한 입력 후 다음 상태에 도달하는데 걸리는 시간들에 대응한다. 가장 긴 가능한 천이 시간은 수반된 상태 천이의 타입 및 커넥터 및/또는 와이어 (710a, 710b 또는 710c) 의 특성들에 기초하여 결정될 수도 있다. 하나의 예에서, 가장 긴 가능한 천이 시간은 신호의 상승 또는 하강 시간에 의해 결정될 수도 있다. 상승 및 하강 시간들은 오리지널 및/또는 최종 상태들의 네이처 (nature) 및 전압 레벨들에 의해 결정될 수도 있다. 통상, 가장 긴 가능한 천이 시간은 능동으로 구동된 상태와 미구동된 상태 간의 천이에 대응한다.
천이 영역 (904) 에 대한 높은 값의
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는 CDR 회로 (624) 또는 클록 생성 회로 (706) 와 연관된 증가된 설계 어려움을 초래할 수 있다. 예를 들어, 클록 생성 회로 (706) 는 3 개의 차동 수신기 출력들 (702a, 702b 및 702c) 의 제 1 제로 크로싱에 의해 트리거링되는 지연 엘리먼트 또는 타이머를 채용할 수도 있다. 모든 3 개의 차동 수신기들 (702a, 702b 및 702c) 의 출력들의 상태는 차동 수신기들 (702a, 702b 및 702c) 전부가 아이 오프닝 (906) 에 의해 정의될 수도 있는 그들의 최종 상태에 도달할 때까지 안전하게 샘플링되지 않을 수도 있다. 이에 따라, 지연 엘리먼트 또는 타이머는 천이 영역 (904) 의 시작 (910) 또는 추정된 시작에서 트리거링될 수도 있고, 이상적으로 타이머는 클록 생성 회로 (706) 가 3 개의 차동 수신기들 (702a, 702b 및 702c) 의 출력들을 샘플링하는데 이용되는 클록 에지를 출력할 수도 있는 시간에, 천이 영역 (904) 의 마지막 (912) 직후 만료된다.
일부 시스템들에서, CDR 회로 (624) 의 지연 엘리먼트들은 제조 프로세스, 회로 공급 전압, 및 다이 온도의 변동들 (PVT 변동) 에 의해 나쁜 영향을 받을 수 있으며, 상당히 가변하는 지연들을 생성할 수도 있다. 이러한 시스템들에서, CDR 회로 (624) 의 공칭 오퍼레이팅 컨디션은 일반적으로는, 최악의 경우의 PVT 영향들 하에서도, 클록 에지가 천이 영역 (904) 의 마지막 (912) 후 및 다음 심볼로의 천이 영역의 개시 (914) 이전에 발생하는 것을 보장하기 위하여 아이 오프닝 (906) 의 중간 어딘가에 클록 에지를 생성하도록 설계에 의해 설정된다. 천이 영역 (904) 이 아이 오프닝 (906) 과 비교하여 클 때 아이 오프닝 (906) 내의 클록 에지를 보장하는 CDR 회로 (624) 를 설계하는데 있어서 어려움이 생길 수 있다. 예를 들어, 통상의 지연 엘리먼트는 모든 PVT 컨디션들에 걸쳐 2 의 팩터만큼 변화하는 지연 값을 생성할 수도 있으며, 아이 오프닝 (906) 은 조정가능하지 않은 지연 값이 선정될 수 있는 정도로 천이 영역 (904) 보다 더 커야 한다. 본 명세서에서 설명된 소정의 양태들에 따르면, 동적으로 구성된 지연은 지연 회로의 성능의 동작적 변동들을 설명할 수도 있다.
도 10 및 도 11 은 제 1 상태로부터 제 2 상태로의 소정의 가능한 천이들의 단순화된 예들을 예시하는 타이밍 차트들 (1000 및 1100) 을 포함한다. 초기 상태는 다른 구동된 상태 또는 미구동된 상태로의 가능한 천이들을 가진, 구동된 상태일 수도 있다. 도 10 에 예시된 예들은 3 개의 상태 천이들 +x 에서 -x, +x 에서 +y, 및 +x 에서 +z 에 대한 천이들의 얼라인먼트를 설명한다. 이들 3 개의 상태 천이들에서 발생하는 컨디션들은 도 5 에 도시된 30 개의 가능한 상태 천이들 중 18 에서 존재할 수도 있다.
타이밍 차트들 (1002, 1012 및 1022) 은 차동 수신기들 (702a, 702b 및 702c) 의 입력들에 커플링된 신호 와이어들 (710a, 710b 및 710c) 의 쌍들 간의 차이들을 나타내는 차동 수신기들 (702a, 702b 및 702c) 의 출력들 (AB, BC, CA) 을 예시한다. 타이밍 차트들 (1002, 1012 및 1022) 은 차트들 (1050) 의 세트에 도시된 신호 천이들 전과 후의 시간 주기를 커버한다. 타이밍 차트들 (1002 및 1052) 은 신호 A 가 +1 상태로부터 -1 상태로 천이하고 신호 B 가 -1 상태로부터 +1 상태로 천이하며 신호 C 가 0 상태에 유지되는 심볼 (+x) (502) 에서 심볼 (-x) (512) 로의 천이와 관련된다. 이에 따라, AB 차동 수신기 (702a) 는 천이 (1006) 전에 +2 차이 및 천이 (1006) 후에 -2 차이를 측정할 수도 있고, BC 차동 수신기 (702b) 는 천이 (1004) 전에 -1 차이 및 천이 (1004) 후에 +1 차이를 측정할 수도 있으며, CA 차동 수신기 (702c) 는 천이 (1004) 전에 -1 차이 및 천이 (1004) 후에 +1 차이를 측정할 수도 있다. 이 예에서, 양자의 천이들 (1004 및 1006) 은 구동된 상태들인 최종 상태들에 기인하는, 시간에 있어서 밀접한 제로-크로싱들을 갖는다.
타이밍 차트들 (1012 및 1054) 은 신호 A 가 +1 상태에서 0 상태로 천이하고, 신호 B 가 -1 상태로부터 +1 상태로 천이하며 신호 C 가 0 상태에서 -1 상태로 천이하는 심볼 (+x) (502) 에서 심볼 (+y) (504) 로의 천이와 관련된다. 이에 따라, AB 차동 수신기 (702a) 는 천이 (1016) 전에 +2 차이 및 천이 (1016) 후에 -1 차이를 측정할 수도 있고, BC 차동 수신기 (702b) 는 천이 (1014) 전에 -1 차이 및 천이 (1014) 후에 +2 차이를 측정할 수도 있으며, CA 차동 수신기 (702c) 는 천이 (1018) 전에 -1 차이 및 천이 (1018) 후에 -1 차이를 측정할 수도 있다 (사실상 천이 없음). 이 예에서, 천이들 (1014 및 1016) 은 상당한 시간 주기에 의해 분리되는 제로-크로싱들을 갖는다. BC 천이 (1014) 가 최종 구동된 상태를 갖는 2 개의 신호들을 수반하는 한편 AB 천이 (1016) 가 최종 미구동된 상태를 갖는 하나의 신호와 관련되기 때문에 차이가 발생할 수도 있다.
타이밍 차트들 (1022 및 1056) 은 신호 A 가 +1 상태에서 -1 상태로 천이하고, 신호 B 가 -1 상태에서 0 상태로 천이하며 신호 C 가 0 상태로부터 +1 상태로 천이하는 심볼 (+x) (502) 에서 심볼 (+z) (506) 로의 천이와 관련된다. 이에 따라, AB 차동 수신기 (702a) 는 천이 (1026) 전에 +2 차이 및 천이 (1026) 후에 -1 차이를 측정할 수도 있고, BC 차동 수신기 (702b) 는 천이 (1028) 전에 -1 차이 및 천이 (1028) 후에 - 1 차이를 측정할 수도 있으며 (사실상 천이 없음), CA 차동 수신기 (702c) 는 천이 (1024) 전에 -1 차이 및 천이 (1024) 후에 +2 차이를 측정할 수도 있다. 이 예에서, 천이들, CA 천이 (1024) 및 AB 천이 (1026) 는 상당한 시간 주기에 의해 분리되는 제로-크로싱들을 갖는다. 차이는 CA 천이 (1024) 가 양자가 최종 구동된 상태를 갖는 신호들 A 및 C 를 수반하는 한편 AB 천이 (1026) 가 최종 미구동된 상태를 갖는 하나의 신호 (B 신호) 를 수반하는 것에 기인할 수도 있다.
도 11 에 예시된 예들은 상태 천이들 +x 에서 -y (1102), 및 +x 에서 -z (1112) 에 대한 천이들의 얼라인먼트를 설명한다. 이들 예들에서, 예시된 각각의 천이에 대해, 단지 하나의 차동 수신기 (702a, 702b 또는 702c) 만이 제로 크로싱을 검출한다. 타이밍 차트들 (1102 및 1112) 은 차트들 (1150) 의 세트에 도시된 신호 천이들의 전과 후에 차동 수신기들 (702a, 702b 및 702c) 에서 측정가능한 신호 와이어들 (710a, 710b 및 710c) (각각 신호들 A, B 및 C) 간의 차이들을 예시한다. 타이밍 차트들 (1102 및 1152) 은 신호 A 가 +1 상태에서 미구동된 (0) 상태로 천이하고, 신호 B 가 -1 상태에서 (0) 미구동된 상태로 천이하며, 신호 C 가 미구동된 (0) 상태에서 -1 상태로 천이하는 심볼 (+x) (502) 에서 심볼 (-y) (514) 로의 천이와 관련된다. 이에 따라, CA 차동 수신기 (702c) 만이 천이에서 제로-크로싱을 관찰한다.
타이밍 차트들 (1112 및 1154) 은 신호 A 가 +1 상태에 유지되고, 신호 B 가 -1 상태에 유지되며 신호 C 가 0 상태에서 +1 상태로 천이하는 심볼 (+x) (502) 에서 심볼 (-z) (516) 로의 천이와 관련된다. 이에 따라, BC 차동 수신기 (702b) 만이 천이에서 제로-크로싱을 관찰한다.
멀티-와이어 인터페이스 상의 신호들의 상승 및 하강 시간들의 가변성 및 신호들을 모니터링하는 수신기들의 성능의 차이들은 심볼 천이의 다수의 검출들이 생성될 수도 있는 천이 영역 (904) (도 9 참조) 을 초래할 수도 있다. CDR 회로 (624) (도 6 참조) 는 모든 가능한 천이 검출들이 발생한 후까지 샘플 클록의 생성을 지연시키도록 구성될 수도 있다. 하나의 예에서, CDR 회로는 심볼 천이의 제 1 검출 후 지연을 개시할 수도 있고 지연 주기 동안 추가 천이들을 무시하거나 억제할 수도 있다. 지연 주기의 지속기간은 최대 심볼 송신 레이트에 영향을 줄 수 있고 지연 주기가 불필요하게 길다면 성능을 저하시킬 수 있다. 본 명세서에서 설명된 소정의 양태들에 따르면, 지연 주기가 관찰된 천이 영역 (904) 으로 교정되는 것을 허용하는 트레이닝 시퀀스 또는 프리앰블이 제공될 수도 있다. 즉, 프리앰블은 와이어들의 상이한 조합들에 관한 다양한 시그널링 상태 변화들에 대한 천이 검출들 간의 최대 가변성을 결정하는데 이용될 수도 있다. 천이 타이밍의 최대 가변성에 기초하여 계산된 지연 주기는 천이 영역 (904) 에서 발생하는 추가적인 천이들을 억제하는데 이용될 수 있는 최적의 클록 마스크를 생성하는데 이용될 수도 있다. 프리앰블은 클록 마스크의 동적 재교정을 가능하게 하기 위해 각각의 데이터 송신 전에 송신되어, 정상 동작 동안 PVT 컨디션들의 변화들에 의해 야기된 변동들을 설명할 수도 있다.
또한 도 12 를 참조하면, 그리고 본 명세서에서 개시된 소정의 양태들에 따르면, M-와이어, N-위상 통신 인터페이스 상의 송신은 각각의 천이가 단지 단일의 차동 수신기 (702a, 702b 또는 702c) 만에 의해 검출가능한, 천이들의 시퀀스를 생성하는 프리앰블 (1202) 을 포함할 수도 있다. 수신기는 이 프리앰블 (1202) 을 이용하여 송신 클록의 주기를 결정할 수도 있고, 수신기는 프리앰블을 이용한 천이 검출 시간들의 측정들에 기초하여 CDR (624) 에 의해 이용된 지연을 최적화할 수도 있다. 송신 클록 및 지연은 그 후 동기화 워드 (1204) 및/또는 하나 이상의 패킷들 데이터 (1206) 를 디코딩하는데 이용될 수도 있다.
3-와이어, 3-위상 통신 인터페이스의 예에서, 3 개의 와이어들 (710a, 710b 및 710c) 의 시그널링 상태는 3 개의 와이어들 (710a, 710b 및 710c) 상에서 송신된 프리앰블에 의해 제어될 수도 있다. 프리앰블은 교정 시퀀스 {+x, -y, +z, -x, +y, -z, +x...} 및/또는 그것의 반전 (counter-rotating) 버전 {+x, -z, +y, -x, +z, -y, +x...} 을 포함할 수도 있다. 타이밍 차트 (1250) 는 차동 수신기들 (702a, 702b 및 702c) 의 출력들 (1252, 1254 및 1256) 은 물론 프리앰블 (1202) 로부터 생성된 교정 클록 (1258) 을 나타내는 시퀀스 {+x, -y, +z, -x, +y, -z, +x...} 를 예시한다.
프리앰블 (1202) 에서의 교정 시퀀스는 정적으로 또는 동적으로 정의될 수도 있다. 하나의 예에서, 송신기 및 수신기는 차동 수신기들 (702a, 702b 및 702c) 에서 하나의 단 하나의 제로 크로싱을 생성하는 일련의 천이들을 포함하는 프리앰블 (1202) 로 프리코딩 또는 사전구성될 수도 있다. 다른 예에서, 프리앰블 (1202) 은 수신기 및/또는 송신기에 의해 특정되고, 별개의 제어 인터페이스를 이용하여 통신될 수 있는 프로그램가능한 시퀀스를 포함할 수도 있다. 프리앰블 패턴은 애플리케이션 요구에 따라 선택될 수 있다.
도 13 은 교정 클록 (1258) 을 생성하는데 이용될 수 있는 단순화된 교정 회로 (1302) 를 예시하는 블록 다이어그램 (1300) 이다. 교정 클록 (1258) 은 3 개의 차동 수신기들 (1304) 의 하나 이상의 출력들에 관한 천이들로부터 유도될 수도 있다. 교정 회로 (1302) 는 교정 클록 (1258) 에 의해 클록킹될 수도 있다. 프리앰블 (1202) 에서의 교정 시퀀스는 단 하나의 수신기 (1304) 의 출력이 각각의 천이에서 변화하도록 그레이 코드로서 구성될 수도 있다.
예시된 3-와이어, 3-위상 예에서, 상태 머신 (1320) 은 교정 회로 (1302) 의 동작을 제어한다. 다른 타입의 제어기 또는 프로세싱 회로는 예를 들어, 시퀀서, 임베디드 프로세서, 디지털 신호 프로세서 및/또는 일부 다른 프로세싱 디바이스를 채용하는 프로세싱 회로를 포함하여, 원하는 대로 또는 애플리케이션에 의해 나타낸 바와 같이 이용될 수도 있다. 송신 라인들의 전기적 컨디션을 나타내는 신호들은 입력들 (1310a, 1310b 및 1310c) 에서 수신되며, 그 신호들은 입력들 (1310a, 1310b 및 1310c) 의 쌍들의 모든 조합들의 비교들의 결과들을 나타낼 수도 있는 출력들을 제공하는 차동 수신기들 (1304) 에 제공된다. 배타적 OR 게이트들 (XOR들) (1308a, 1308b 및 1308c) 은 차동 수신기들 (1304) 각각의 출력을 개별의 차동 수신기 (1304) 의 출력의 지연된 버전과 비교한다. 지연된 버전은 지연 엘리먼트들 (1306a, 1306b 및 1306c) 을 이용하여 생성될 수도 있다. XOR들 (1308a, 1308b 및 1308c) 의 출력들은 펄스들의 폭이 개별의 지연 엘리먼트들 (1306a, 1306b 및 1306c) 에 의해 도입된 지연에 대응하는 지속기간 또는 폭을 갖는 펄스된 신호들을 제공한다. OR 게이트 (1318) 는 XOR들 (1308a, 1308b 및 1308c) 의 출력들을 조합하여 입력들 (1302) 의 임의의 쌍에 대해 검출된 천이들에 대응하는 모든 펄스들을 포함하는 교정 클록 신호 (1258) 를 생성한다.
교정 클록 신호 (1258) 는 클록킹된 지연 라인 (1312) 및 멀티플렉서 (1314) 를 포함하는 프로그램가능한 지연 엘리먼트 (1330) 에 제공된다. 교정 클록 신호 (1258) 상의 펄스가 지연 엘리먼트 (1330) 를 통하여 통과하는데 걸리는 시간은 상태 머신 (1320) 에 의해 제공된 선택 (select) 입력 (1322) 의 값에 의해 결정된다. 교정 클록 신호 (1258) 상의 각각의 펄스는 "D" 레지스터 (1316) 를 이용하여 구현될 수도 있는 플립-플롭의 "셋 (set)" 입력을 활성화한다. D 레지스터 (1316) 는 교정 클록 신호 (1258) 의 지연된 버전 (1334) 의 제 1 펄스가 지연 엘리먼트 (1330) 를 빠져나갈 때 리셋된다. 그 예에서, 멀티플렉서 (1314) 는 지연 라인 (1312) 의 n 개의 계속해서 지연된 출력들 (지연 탭들) 중 하나를 지연 엘리먼트 (1330) 의 출력으로서 선택한다. 탭은 상태 머신 (1320) 에 의해 제어된 입력 값 (1322) 에 의해 선택된다.
상태 머신 (1320) 은 연속 근사 알고리즘, 선형 검색 알고리즘, 또는 다른 적합한 검색 알고리즘에 기초하여 검색을 수행함으로써 적합한 지연 값을 결정하도록 구성될 수도 있다. 상태 머신 (1320) 은 송신 클록 주파수로서 표현될 수도 있는 하나의 심볼 주기에 대응하는 지연 간격에 근사하는 지연 탭을 발견하도록 구성될 수도 있다. 클록 생성기 회로 (706) (도 7 참조) 는 이 동일한 지연 간격을 이용하여 수신 클록의 주파수를 제어하고 데이터가 샘플링될 때를 결정할 수도 있다. 하나의 예에서, 클록 생성기 회로 (706) 는 지연이 하나의 심볼 주기 내에 안전하게 포함되도록 심볼 시간에서 지연의 양을 감산함으로써 샘플 포인트를 결정할 수도 있다.
클록 마스크는 수신 클록 주기 및 샘플링 지연에 기초하여 생성될 수 있으며, 여기서 클록 마스크는 디코더 (612a, 612b 및 612c) 의 입력에서의 신호들이 안정화되었을 때 데이터가 샘플링되는 것을 보장한다. 입력 신호들의 안정성은 매 송신 동안 클록 생성기 회로 (706) 를 교정함으로써 PVT 변동들에 상관없이 보장될 수 있다. 이 방식으로, 클록 마스크 지연의 PVT 변동들에 기인하는 회로의 최대 속도에 대한 제한들은 완화될 수 있다.
하나의 예에서, 상태 머신 (1320) 은 멀티플렉서 선택 입력 (1322) 을 상대적으로 큰 값으로 설정하여 천이를 나타내는 제 1 펄스를 검출할 수도 있다. 하나의 예에서, 멀티플렉서 선택 입력 (1322) 은 가능한 값들의 범위의 중간에 놓인 값으로 설정될 수도 있다. 각각의 후속의 펄스의 경우, 상태 머신 (1320) 은 송신 클록의 주기가 결정될 때까지 멀티플렉서 선택 입력 값 (1322) 을 감소 또는 증가시킬 수도 있다. 상태 머신 (1320) 은 선택 입력 값 (1322) 의 각각의 후속의 변화에 대해 반으로 줄어들게 되는 증분에 의해 선택 입력 (1320) 을 증가 또는 감소시킬 수도 있다. 송신 클록의 주기는 천이와 연관된 제 1 펄스가 매 천이 동안 동일한 천이와 연관된 마지막 펄스 후 지연 엘리먼트 (1330) 를 빠져나갈 때 결정될 수도 있다.
실제로, 지연 엘리먼트 (1330) 를 빠져나가는 펄스는 D 레지스터 (1316) 를 클리어하는 한편, 교정 클록 신호 (1258) 의 지연된 버전 (1334) 의 펄스는 D 레지스터 (1316) 를 설정한다. 상태 머신 (1320) 은 D 레지스터 (1316) 의 출력을 모니터링하며 최적화된 지연 값을 획득하기 위해 필요 시 지연 값을 증가 또는 "백 오프" 할 수도 있다. 상태 머신 (1320) 은 또한 입력들 (1302) 의 쌍에 대해 검출된 천이를 나타내는 교정 클록 신호 (1258) 에서의 펄스들을 모니터링하고 그것에 응답한다. 하나의 예에서, 상태 머신은 교정 클록 신호 (1258) 에 의해 클록킹된다. 상태 머신 (1320) 은 또한, 프리앰블 (1202) 로부터 송신 클록의 측정을 가능하게 하도록 적응 또는 구성될 수도 있다.
도 14 는 본 명세서에서 개시된 하나 이상의 기능들을 수행하도록 구성될 수도 있는 프로세싱 회로 (1402) 를 채용하는 장치에 대한 하드웨어 구현의 단순화된 예를 예시하는 개념적 다이어그램 (1400) 이다. 본 개시물의 다양한 양태들에 따르면, 3 위상 클록 복구 지연 교정을 위해 본 명세서에서 개시한 바와 같은 엘리먼트, 또는 엘리먼트의 임의의 부분, 또는 엘리먼트들의 임의의 조합이 프로세싱 회로 (1402) 를 이용하여 구현될 수도 있다. 프로세싱 회로 (1402) 는 하드웨어와 소프트웨어 모듈들의 일부 조합에 의해 제어되는 하나 이상의 프로세서들 (1404) 을 포함할 수도 있다. 프로세서들 (1404) 의 예들은 마이크로프로세서들, 마이크로제어기들, 디지털 신호 프로세서들 (DSP들), 필드 프로그램가능 게이트 어레이들 (FPGA들), 프로그램가능 로직 디바이스들 (PLD들), 상태 머신들, 시퀀서들, 게이트된 로직, 이산 하드웨어 회로들, 및 본 개시물 전반에 걸쳐 설명된 다양한 기능성을 수행하도록 구성된 다른 적합한 하드웨어를 포함한다. 하나 이상의 프로세서들 (1404) 은 특정 기능들을 수행하고, 소프트웨어 모듈들 (1416) 중 하나에 의해 구성, 증강 또는 제어될 수도 있는 전문화된 프로세서들을 포함할 수도 있다. 예를 들어, 프로세싱 회로는 채널 프로세서들, 프레임 프로세서들 및 하나 이상의 무선 네트워크들 상의 송신을 위해 데이터의 인코딩 및 디코딩을 핸들링하도록 적응되는 다른 프로세서들로서 구성될 수도 있다. 하나 이상의 프로세서들 (1404) 은 초기화 동안 로딩되고, 동작 동안 하나 이상의 소프트웨어 모듈들 (1416) 을 로딩 또는 언로딩함으로써 추가 구성된 소프트웨어 모듈들 (1416) 의 조합을 통하여 구성될 수도 있다.
예시된 예에서, 프로세싱 회로 (1402) 는 버스 (1410) 에 의해 일반적으로 나타낸, 버스 아키텍처로 구현될 수도 있다. 버스 (1410) 는 프로세싱 회로 (1402) 의 특정 애플리케이션 및 전체 설계 제약들에 의존하여 임의의 수의 상호접속 버스들 및 브릿지들을 포함할 수도 있다. 버스 (1410) 는 하나 이상의 프로세서들 (1404) 및 스토리지 (1406) 를 포함한 다양한 회로들을 함께 링크한다. 스토리지 (1406) 는 메모리 디바이스들 및 대용량 저장 디바이스들을 포함할 수도 있고, 본 명세서에 컴퓨터 판독가능 매체들로 지칭될 수도 있다. 버스 (1410) 는 또한 타이밍 소스들, 타이머들, 주변기기들, 전압 레귤레이터들, 및 전력 관리 회로들과 같은 다양한 다른 회로들을 링크할 수도 있다. 버스 인터페이스 (1408) 는 버스 (1410) 와 트랜시버 (1412) 사이에 인터페이스를 제공할 수도 있다. 트랜시버 (1412) 는 통신 매체를 통해 다양한 다른 장치와 통신하는 수단을 제공한다. 장치의 본질에 의존하여, 사용자 인터페이스 (1418) (예를 들어, 키패드, 디스플레이, 스피커, 마이크로폰, 조이스틱) 가 또한 제공될 수도 있으며 직접 또는 버스 인터페이스 (1408) 를 통하여 버스 (1410) 에 통신적으로 커플링될 수도 있다.
프로세서 (1404) 는 버스 (1410) 를 관리할 책임이 있고 스토리지 (1406) 를 포함할 수도 있는 컴퓨터 판독가능 매체에 저장된 소프트웨어의 실행을 포함할 수도 있는 범용 프로세싱의 책임이 있을 수도 있다. 이것과 관련하여, 프로세싱 회로 (1402) 는 프로세서 (1404) 를 포함하여, 본 명세서에서 개시된 방법들, 기능들 및 기법들 중 임의의 것을 구현하는데 이용될 수도 있다. 스토리지 (1406) 는 소프트웨어를 실행할 때 프로세서 (1404) 에 의해 조작되는 데이터를 저장하기 위해 이용될 수도 있고, 소프트웨어는 본 명세서에서 개시된 방법들 중 임의의 방법을 구현하도록 구성될 수도 있다.
프로세싱 회로 (1402) 에서의 하나 이상의 프로세서들 (1404) 은 소프트웨어를 실행할 수도 있다. 소프트웨어는 소프트웨어로 지칭되든, 펌웨어로 지칭되든, 미들웨어로 지칭되든, 마이크로코드로 지칭되든, 하드웨어 기술 언어로 지칭되든, 다른 것으로 지칭되든 간에, 명령들, 명령 세트들, 코드, 코드 세그먼트들, 프로그램 코드, 프로그램들, 서브프로그램들, 소프트웨어 모듈들, 애플리케이션들, 소프트웨어 애플리케이션들, 소프트웨어 패키지들, 루틴들, 서브루틴들, 오브젝트들, 실행가능물들, 실행 스레드들, 프로시저들, 함수들, 알고리즘들 등을 의미하는 것으로 광범위하게 해석되어야 한다. 소프트웨어는 스토리지 (1406) 에 또는 외부 컴퓨터 판독가능 매체에 컴퓨터 판독가능 형태로 상주할 수도 있다. 컴퓨터 판독가능 매체 및/또는 스토리지 (1406) 는 비일시적 컴퓨터 판독가능 매체일 수도 있다. 비일시적 컴퓨터 판독가능 매체는 일 예로, 자기 저장 디바이스 (예를 들어, 하드 디스크, 플로피 디스크, 자기 스트립), 광 디스크 (예를 들어, 콤팩트 디스크 (CD) 또는 디지털 다기능 디스크 (DVD)), 스마트 카드, 플래시 메모리 디바이스 (예를 들어, "플래시 드라이브", 카드, 스틱 또는 키 드라이브), 랜덤 액세스 메모리 (RAM), 판독 전용 메모리 (ROM), 프로그램가능 ROM (PROM), 소거가능한 PROM (EPROM), 전기적으로 소거가능한 PROM (EEPROM), 레지스터, 착탈식 디스크, 및 컴퓨터에 의해 액세스 및 판독될 수도 있는 소프트웨어 및/또는 명령들을 저장하기 위한 임의의 다른 적합한 매체를 포함한다. 컴퓨터 판독가능 매체 및/또는 스토리지 (1406) 는 또한, 일 예로, 캐리어파, 송신 라인, 및 컴퓨터에 의해 액세스 및 판독될 수도 있는 소프트웨어 및/또는 명령들을 송신하기 위한 임의의 다른 적합한 매체를 포함할 수도 있다. 컴퓨터 판독가능 매체 및/또는 스토리지 (1406) 는 프로세싱 회로 (1402) 에 상주하거나, 프로세서 (1404) 에 상주하거나, 프로세싱 회로 (1402) 외부에 상주하거나, 또는 프로세싱 회로 (1402) 를 포함한 다수의 엔티티들을 가로질러 분산될 수도 있다. 컴퓨터 판독가능 매체 및/또는 스토리지 (1406) 는 컴퓨터 프로그램 제품에 수록될 수도 있다. 일 예로, 컴퓨터 프로그램 제품은 패키징 재료들에 컴퓨터 판독가능 매체를 포함할 수도 있다. 당업자는 특정 애플리케이션 및 전체 시스템에 부과된 전체 설계 제약들에 의존하여 본 개시물 전반에 걸쳐 제시된 설명된 기능성을 구현하기 위한 최선의 방법이 무엇인지를 인식할 것이다.
스토리지 (1406) 는 소프트웨어 모듈들 (1416) 로 본 명세서에 지칭될 수도 있는 로딩가능한 코드 세그먼트들, 모듈들, 애플리케이션들, 프로그램들 등에 유지 및/또는 조직화된 소프트웨어를 유지할 수도 있다. 소프트웨어 모듈들 (1416) 각각은 프로세싱 회로 (1402) 상에 인스톨되거나 로딩되고 하나 이상의 프로세서들 (1404) 에 의해 실행될 때, 하나 이상의 프로세서들 (1404) 의 동작을 제어하는 런-타임 이미지 (1414) 에 기여하는 명령들 및 데이터를 포함할 수도 있다. 실행될 때, 소정의 명령들은 프로세싱 회로 (1402) 로 하여금, 본 명세서에서 설명된 소정의 방법들, 알고리즘들 및 프로세스들에 따라 기능들을 수행하게 할 수도 있다.
소프트웨어 모듈들 (1416) 중 일부는 프로세싱 회로 (1402) 의 초기화 동안 로딩될 수도 있고, 이들 소프트웨어 모듈들 (1416) 은 본 명세서에서 개시된 다양한 기능들의 수행을 가능하게 하도록 프로세싱 회로 (1402) 를 구성할 수도 있다. 예를 들어, 일부 소프트웨어 모듈들 (1416) 은 프로세서 (1404) 의 내부 디바이스들 및/또는 로직 회로들 (1422) 을 구성할 수도 있고, 트랜시버 (1412), 버스 인터페이스 (1408), 사용자 인터페이스 (1418), 타이머들, 수학적 코프로세서들 등과 같은 외부 디바이스들에 대한 액세스를 관리할 수도 있다. 소프트웨어 모듈들 (1416) 은 인터럽트 핸들러들 및 디바이스 드라이버들과 상호작용하고, 프로세싱 회로 (1402) 에 의해 제공된 다양한 리소스들에 대한 액세스를 제어하는 오퍼레이팅 시스템 및/또는 제어 프로그램을 포함할 수도 있다. 리소스들은 메모리, 프로세싱 시간, 트랜시버에 대한 액세스, 사용자 인터페이스 (1418) 등을 포함할 수도 있다.
프로세싱 회로 (1402) 의 하나 이상의 프로세서들 (1404) 은 오작동될 수도 있으며, 그것에 의해 소프트웨어 모듈들 (1416) 의 일부가 상이한 기능들 또는 동일한 기능의 상이한 인스턴스들을 수행하도록 로딩 및 구성된다. 하나 이상의 프로세서들 (1404) 은 추가적으로는 예를 들어 사용자 인터페이스 (1418), 트랜시버 (1412), 및 디바이스 드라이버들로부터의 입력들에 응답하여 개시된 백그라운드 태스크들을 관리하도록 적응될 수도 있다. 다수의 기능들의 수행을 지원하기 위해, 하나 이상의 프로세서들 (1404) 은 복수의 기능들 각각이 필요 시 또는 원할 때 하나 이상의 프로세서들 (1404) 에 의해 서비스된 태스크들의 세트로서 구현되는 멀티태스킹 환경을 제공하도록 구성될 수도 있다. 하나의 예에서, 멀티태스킹 환경은 각각의 태스크가 임의의 미해결된 동작들의 완료 시 및/또는 인터럽트와 같은 입력에 응답하여 하나 이상의 프로세서들 (1404) 의 제어를 타임 쉐어링 프로그램 (1420) 으로 리턴하는, 상이한 태스크들 간에 프로세서 (1404) 의 제어를 패스 (pass) 하는 타임 쉐어링 프로그램 (1420) 을 이용하여 구현될 수도 있다. 태스크가 하나 이상의 프로세서들 (1404) 을 제어할 때, 프로세싱 회로는 제어 태스크와 연관된 기능에 의해 다루어지는 목적들을 위해 효과적으로 전문화된다. 타임 쉐어링 프로그램 (1420) 은 오퍼레이팅 시스템, 라운드-로빈 기반으로 제어를 전송하는 메인 루프, 기능들의 우선순위화에 따라 하나 이상의 프로세서들 (1404) 의 제어를 할당하는 기능부, 및/또는 핸들링 기능에 하나 이상의 프로세서들 (1404) 의 제어를 제공함으로써 외부 이벤트들에 응답하는 인터럽트 구동된 메인 루프를 포함할 수도 있다.
도 15 는 M-와이어, N-위상 통신 링크에 대한 교정 방법을 예시하는 플로우차트이다. 단계 1502 에서, 일련의 천이들이 멀티-와이어 통신 인터페이스의 3 개 이상의 와이어들의 시그널링 상태에서 검출될 수도 있다. 일련의 천이들에서의 각각의 천이는 멀티-와이어 통신 인터페이스 상에서 송신된 프리앰블에서의 연속적인 심볼들 간의 경계에 대응할 수도 있다. 일련의 천이들에서의 각각의 천이는 복수의 검출기들 중 단일의 검출기에 의해 검출될 수도 있다. 복수의 검출기들에서의 각각의 검출기는 멀티-와이어 통신 인터페이스의 2 개의 와이어들의 시그널링 상태 간의 차이를 결정하도록 구성될 수도 있다. 2 개의 와이어들은 멀티위상 신호의 상이한 버전들을 반송할 수도 있다. 복수의 검출기들은 차동 수신기들을 포함할 수도 있고, 각각의 차동 수신기는 다른 차동 수신기들과는 상이한 쌍의 와이어들로부터 신호들을 수신하도록 구성될 수도 있다.
단계 1504 에서, 수신 클록이 일련의 천이들로부터 유도될 수도 있다. 수신 클록은 예를 들어, CDR 을 이용하여 유도될 수도 있다.
단계 1506 에서, 천이 영역이 일련의 천이들에 기초하여 결정될 수도 있다. 천이 영역은 멀티-와이어 통신 인터페이스의 와이어들의 시그널링 상태들이 변화하거나 안정되지 않는 시간 주기에 대응할 수도 있다.
단계 1508 에서, 천이 영역의 지속기간에 대응하는 지연 주기가 교정될 수도 있다. 지연 주기는 일련의 천이들에서의 천이들 간의 타이밍의 차이들을 추정하며, 타이밍의 차이들 중 최대 차이에 기초하여 지연 주기를 계산함으로써 교정될 수도 있다. 일련의 천이들에서의 천이들 간의 타이밍의 차이들은 수신 클록에 대하여 추정될 수도 있다. 지연 주기는 연속 근사 알고리즘 또는 선형 검색 알고리즘을 이용하여 교정될 수도 있다.
단계 1510 에서, 데이터 심볼들은 프리앰블의 종단 후 멀티-와이어 통신 인터페이스로부터 수신될 수도 있다. 데이터 심볼들은 지연 주기에 기초하여 변경되는 수신 클록의 버전을 이용하여 수신될 수도 있다. 데이터 심볼들은 CDR 에서의 멀티-와이어 통신 인터페이스의 와이어들의 시그널링 상태를 캡처하거나 CDR 에 의해 생성된 클록을 이용함으로써 수신될 수도 있다. 데이터 심볼들은 제 1 데이터 심볼과 제 2 데이터 심볼 간의 경계에 대응하는 처음-검출된 천이를 검출하며, 지연 주기에 의해 정의된 시간 주기 동안 다른 천이 검출들을 무시함으로써 수신될 수도 있다. 다른 천이 검출들은 제 1 데이터 심볼과 제 2 데이터 심볼 간의 경계에 대응할 수도 있다. 데이터 심볼은 지연 주기의 만료 후 캡처될 수도 있다.
하나의 예에서, 프리앰블은 그레이 코드에 기초한다. 프리앰블은 멀티-와이어 통신 인터페이스에 커플링된 송신 디바이스와 수신 디바이스 간에 통신된 제어 정보에서 식별된 심볼들의 시퀀스를 포함할 수도 있다.
도 16 은 시퀀서 또는 상태 머신을 포함할 수도 있는 프로세싱 회로 (1602) 를 채용하는 장치에 대한 하드웨어 구현의 단순화된 예를 예시하는 다이어그램 (1600) 이다. 프로세싱 회로 (1602) 는 버스 (1620) 에 의해 일반적으로 나타낸, 버스 아키텍처로 구현될 수도 있다. 버스 (1620) 는 프로세싱 회로 (1602) 의 특정 애플리케이션 및 전체 설계 제약들에 의존하여 임의의 수의 상호접속 버스들 및 브릿지들을 포함할 수도 있다. 버스 (1620) 는 프로세서 (1616), 모듈들 또는 회로들 (1604, 1606 및 1608), 커넥터들 또는 와이어들 (1614) 을 통해 통신하도록 구성가능한 라인 인터페이스 회로들 (1612) 및 컴퓨터 판독가능 저장 매체 (1618) 에 의해 나타낸, 하나 이상의 프로세서들 및/또는 하드웨어 모듈들을 포함하는 다양한 회로들을 함께 링크한다. 버스 (1620) 는 또한 타이밍 소스들, 주변기기들, 전압 레귤레이터들, 및 전력 관리 회로들과 같은 다양한 다른 회로들을 링크할 수도 있다. CDR (1624) 은 버스에 접속될 수도 있다.
프로세서 (1616) 는 컴퓨터 판독가능 저장 매체 (1618) 상에 저장된 소프트웨어의 실행을 포함한 범용 프로세싱의 책임이 있다. 소프트웨어는, 프로세서 (1616) 에 의해 실행될 때, 프로세싱 회로 (1602) 로 하여금, 임의의 특정 장치를 위해 앞에 설명된 다양한 기능들을 수행하게 한다. 소프트웨어는, 프로세서 (1616) 에 의해 실행될 때, 프로세싱 회로 (1602) 로 하여금, 앞에 설명된 다양한 기능들 중 하나 이상을 수행하도록 적응되는 로직 및 디바이스들을 제어하게 할 수도 있다. 컴퓨터 판독가능 저장 매체 (1618) 는 또한, 소프트웨어를 실행할 때 프로세서 (1616) 에 의해 조작되는 데이터를 저장하기 위해 이용될 수도 있다. 프로세싱 회로 (1602) 는 모듈들 (1604, 1606, 1608, 및 1610) 중 적어도 하나를 더 포함한다. 모듈들 (1604, 1606, 1608, 및 1610) 은 프로세서 (1616) 에서 실행되고, 컴퓨터 판독가능 저장 매체 (1618) 에 상주/저장된 소프트웨어 모듈들, 프로세서 (1616) 에 커플링된 하나 이상의 하드웨어 모듈들, 또는 이들의 일부 조합일 수도 있다. 모듈들 (1604, 1606, 1608, 및 1610) 은 마이크로제어기 명령들, 상태 머신 구성 파라미터들, 또는 이들의 일부 조합을 포함할 수도 있다.
하나의 구성에서, 무선 통신을 위한 장치 (1600) 는 멀티-와이어 통신 인터페이스 (1614) 의 3 개 이상의 와이어들의 시그널링 상태에서의 일련의 천이들을 검출하도록 구성된 모듈들 및/또는 회로들 (1604, 1614), 일련의 천이들로부터 수신 클록을 유도하도록 구성되는 모듈 및/또는 회로 (1624), 일련의 천이들에 기초하여 천이 영역을 결정하도록 구성된 모듈들 및/또는 회로들 (1606, 1614, 1624), 천이 영역의 지속기간에 대응하는 지연 주기를 교정하도록 구성되는 모듈 및/또는 회로 (1608), 및 프리앰블의 종단 후 멀티-와이어 통신 인터페이스 (1614) 로부터 데이터 심볼들을 수신 및/또는 디코딩하도록 구성된 모듈들 및/또는 회로들 (1610, 1624) 을 포함한다.
전술한 수단은 예를 들어, 프로세서 (206 또는 236), 물리 계층 드라이버들 (210 또는 240) 및 저장 매체들 (208 및 238) 의 일부 조합을 이용하여 구현될 수도 있다.
개시된 프로세스들에서의 특정 순서 또는 계층구조의 단계들이 예시적인 접근법들의 예시인 것으로 이해된다. 설계 선호도들에 기초하여, 프로세스들에서의 특정 순서 또는 계층구조의 단계들은 재배열될 수도 있는 것으로 이해된다. 첨부한 방법 청구항들은 샘플 순서로 다양한 단계들의 엘리먼트들을 제시하며, 제시된 특정 순서 또는 계층구조에 제한되는 것으로 의도되지 않는다.
이전의 설명은 임의의 당업자로 하여금 본 명세서에서 설명된 다양한 양태들을 실시하는 것을 가능하게 하기 위해 제공된다. 이들 양태들에 대한 다양한 변경들은 당업자에게 용이하게 명백할 것이며, 본 명세서에서 정의된 일반적인 원리들은 다른 양태들에 적용될 수도 있다. 따라서, 청구항들은 본 명세서에서 도시된 양태들에 제한되도록 의도되지 않고, 언어적 청구항들과 일치하는 풀 범위를 따르게 될 것이며, 여기서 엘리먼트의 단수로의 언급은 분명히 그렇게 언급하지 않는다면 "하나 및 단 하나" 를 의미하도록 의도되지 않고 오히려 "하나 이상" 을 의미하도록 의도된다. 분명히 다르게 언급하지 않는 한, 용어 "일부" 는 하나 이상을 지칭한다. 당업자에게 알려져 있거나 후에 알려지게 될 본 개시물 전반에 걸쳐 설명된 다양한 양태들의 엘리먼트들에 대한 모든 구조적 및 기능적 등가물들은 본 명세서에 참조로 명확히 통합되고 청구항들에 의해 포함되도록 의도된다. 더욱이, 본 명세서에서 개시된 어떤 것도 이러한 개시물이 청구항들에서 명시적으로 기재되는지 여부에 상관없이 공공에게 전용되도록 의도되지 않는다. 어떤 청구항 엘리먼트는 그 엘리먼트가 어구 "~ 수단" 을 이용하여 명확히 기재되지 않는 한 기능식 청구항 (means plus function) 으로서 해석되지 않을 것이다.

Claims (30)

  1. 멀티-와이어 통신 인터페이스의 3 개 이상의 와이어들의 시그널링 상태에서의 일련의 천이들을 검출하는 단계로서, 상기 일련의 천이들에서의 각각의 천이는 상기 멀티-와이어 통신 인터페이스 상에서 송신된 프리앰블에서의 연속적인 심볼들 간의 경계에 대응하는, 상기 시그널링 상태에서의 일련의 천이들을 검출하는 단계;
    상기 일련의 천이들로부터 수신 클록을 유도하는 단계;
    상기 일련의 천이들에 기초하여 천이 영역을 결정하는 단계;
    상기 천이 영역의 지속기간에 대응하는 지연 주기를 교정하는 단계; 및
    상기 프리앰블의 종단 후 상기 멀티-와이어 통신 인터페이스로부터 데이터 심볼들을 수신하는 단계로서, 상기 데이터 심볼들은 상기 지연 주기에 기초하여 변경되는 상기 수신 클록의 버전을 이용하여 수신되는, 상기 데이터 심볼들을 수신하는 단계
    를 포함하는, 교정 방법.
  2. 제 1 항에 있어서,
    상기 데이터 심볼들을 수신하는 단계는 :
    제 1 데이터 심볼과 제 2 데이터 심볼 간의 경계에 대응하는 처음-검출된 천이를 검출하는 단계; 및
    상기 지연 주기에 의해 정의된 시간 주기 동안 다른 천이 검출들을 무시하는 단계로서, 상기 다른 천이 검출들은 상기 제 1 데이터 심볼과 상기 제 2 데이터 심볼 간의 상기 경계에 대응하는, 상기 다른 천이 검출들을 무시하는 단계
    를 포함하는, 교정 방법.
  3. 제 1 항에 있어서,
    상기 지연 주기를 교정하는 단계는 :
    상기 일련의 천이들에서의 천이들 간의 타이밍의 차이들을 추정하는 단계; 및
    상기 타이밍의 차이들 중 최대 차이에 기초하여 상기 지연 주기를 계산하는 단계
    를 포함하는, 교정 방법.
  4. 제 3 항에 있어서,
    상기 일련의 천이들에서의 천이들 간의 상기 타이밍의 차이들은 상기 수신 클록에 대하여 추정되는, 교정 방법.
  5. 제 1 항에 있어서,
    상기 일련의 천이들에서의 각각의 천이는 복수의 검출기들 중 단일의 검출기에 의해 검출되며, 상기 복수의 검출기들에서의 각각의 검출기는 상기 멀티-와이어 통신 인터페이스의 2 개의 와이어들의 시그널링 상태 간의 차이를 결정하도록 구성되는, 교정 방법.
  6. 제 5 항에 있어서,
    상기 2 개의 와이어들은 멀티위상 신호의 상이한 버전들을 반송하는, 교정 방법.
  7. 제 5 항에 있어서,
    상기 복수의 검출기들은 차동 수신기들을 포함하며, 각각의 차동 수신기는 다른 차동 수신기들과는 상이한 쌍의 와이어들로부터 신호들을 수신하도록 구성되는, 교정 방법.
  8. 제 1 항에 있어서,
    상기 프리앰블은 그레이 코드에 기초하는, 교정 방법.
  9. 제 1 항에 있어서,
    상기 프리앰블은 상기 멀티-와이어 통신 인터페이스에 커플링된 송신 디바이스와 수신 디바이스 간에 통신된 제어 정보에서 식별된 심볼들의 시퀀스를 포함하는, 교정 방법.
  10. 제 1 항에 있어서,
    상기 지연 주기는 연속 근사 알고리즘 또는 선형 검색 알고리즘을 이용하여 교정되는, 교정 방법.
  11. 멀티-와이어 통신 인터페이스의 3 개 이상의 와이어들의 시그널링 상태에서의 일련의 천이들을 검출하는 수단으로서, 상기 일련의 천이들에서의 각각의 천이는 상기 멀티-와이어 통신 인터페이스 상에서 송신된 프리앰블에서의 연속적인 심볼들 간의 경계에 대응하는, 상기 시그널링 상태에서의 일련의 천이들을 검출하는 수단;
    상기 일련의 천이들로부터 수신 클록을 유도하는 수단;
    상기 일련의 천이들에 기초하여 천이 영역을 결정하는 수단;
    상기 천이 영역의 지속기간에 대응하는 지연 주기를 교정하는 수단; 및
    상기 프리앰블의 종단 후 상기 멀티-와이어 통신 인터페이스로부터 데이터 심볼들을 수신하는 수단으로서, 상기 데이터 심볼들은 상기 지연 주기에 기초하여 변경되는 상기 수신 클록의 버전을 이용하여 수신되는, 상기 데이터 심볼들을 수신하는 수단
    을 포함하는, 장치.
  12. 제 11 항에 있어서,
    상기 데이터 심볼들을 수신하는 수단은 :
    제 1 데이터 심볼과 제 2 데이터 심볼 간의 경계에 대응하는 처음-검출된 천이를 검출하며;
    상기 지연 주기에 의해 정의된 시간 주기 내에 검출되는 상기 제 1 데이터 심볼과 상기 제 2 데이터 심볼 간의 상기 경계에 대응하는 적어도 하나의 다른 천이를 무시하도록
    구성되는, 장치.
  13. 제 11 항에 있어서,
    상기 지연 주기를 교정하는 수단은 :
    상기 일련의 천이들에서의 천이들 간의 타이밍의 차이들을 추정하며;
    상기 타이밍의 차이들 중 최대 차이에 기초하여 상기 지연 주기를 계산하도록
    구성되는, 장치.
  14. 제 11 항에 있어서,
    상기 일련의 천이들에서의 각각의 천이는 복수의 검출기들 중 단일의 검출기에 의해 검출되며, 상기 복수의 검출기들에서의 각각의 검출기는 상기 멀티-와이어 통신 인터페이스의 2 개의 와이어들의 시그널링 상태 간의 차이를 결정하도록 구성되는, 장치.
  15. 제 14 항에 있어서,
    상기 복수의 검출기들은 차동 수신기들을 포함하며, 각각의 차동 수신기는 다른 차동 수신기들과는 상이한 쌍의 와이어들로부터 신호들을 수신하는, 장치.
  16. 제 11 항에 있어서,
    상기 데이터 심볼들을 수신하는 수단은 :
    상기 지연 주기에 기초한 클록 마스크를 이용하도록 구성되며,
    상기 클록 마스크는 제 1 데이터 심볼과 제 2 데이터 심볼 간의 경계에서의 다수의 천이들의 검출을 차단함으로써 상기 프리앰블에서의 심볼들의 시퀀스에서의 연속적인 심볼들 중 2 개 이상의 심볼들 간의 타이밍의 차이들을 제공하는, 장치.
  17. 프로세싱 회로를 포함하는 장치로서,
    상기 프로세싱 회로는 :
    멀티-와이어 통신 인터페이스의 3 개 이상의 와이어들의 시그널링 상태에서의 일련의 천이들을 검출하는 것으로서, 상기 일련의 천이들에서의 각각의 천이는 상기 멀티-와이어 통신 인터페이스 상에서 송신된 프리앰블에서의 연속적인 심볼들 간의 경계에 대응하는, 상기 시그널링 상태에서의 일련의 천이들을 검출하고;
    상기 일련의 천이들로부터 수신 클록을 유도하고;
    상기 일련의 천이들에 기초하여 천이 영역을 결정하고;
    상기 천이 영역의 지속기간에 대응하는 지연 주기를 교정하며;
    상기 프리앰블의 종단 후 상기 멀티-와이어 통신 인터페이스로부터 데이터 심볼들을 수신하는 것으로서, 상기 데이터 심볼들은 상기 지연 주기에 기초하여 변경되는 상기 수신 클록의 버전을 이용하여 수신되는, 상기 데이터 심볼들을 수신하도록
    구성되는, 프로세싱 회로를 포함하는 장치.
  18. 제 17 항에 있어서,
    상기 프로세싱 회로는 :
    제 1 데이터 심볼과 제 2 데이터 심볼 간의 경계에 대응하는 처음-검출된 천이를 검출하며;
    상기 지연 주기에 의해 정의된 시간 주기 동안 상기 제 1 데이터 심볼과 상기 제 2 데이터 심볼 간의 상기 경계에 대응하는 다른 검출된 천이들을 무시하도록
    구성되는, 프로세싱 회로를 포함하는 장치.
  19. 제 17 항에 있어서,
    상기 프로세싱 회로는 :
    상기 일련의 천이들에서의 천이들 간의 타이밍의 차이들을 추정하며;
    상기 타이밍의 차이들 중 최대 차이에 기초하여 상기 지연 주기를 계산하도록
    구성되는, 프로세싱 회로를 포함하는 장치.
  20. 제 19 항에 있어서,
    상기 일련의 천이들에서의 천이들 간의 상기 타이밍의 차이들은 상기 수신 클록에 대하여 추정되는, 프로세싱 회로를 포함하는 장치.
  21. 제 17 항에 있어서,
    복수의 검출기들을 더 포함하며, 각각의 검출기는 상기 멀티-와이어 통신 인터페이스의 2 개의 와이어들의 시그널링 상태 간의 차이를 결정하도록 구성되며, 상기 일련의 천이들에서의 각각의 천이는 상기 복수의 검출기들에서의 단일의 검출기에 의해 검출되는, 프로세싱 회로를 포함하는 장치.
  22. 제 21 항에 있어서,
    상기 2 개의 와이어들은 멀티위상 신호의 상이한 버전들을 반송하는, 프로세싱 회로를 포함하는 장치.
  23. 제 21 항에 있어서,
    상기 복수의 검출기들은 차동 수신기들을 포함하며, 각각의 차동 수신기는 다른 차동 수신기들과는 상이한 쌍의 와이어들로부터 신호들을 수신하도록 구성되는, 프로세싱 회로를 포함하는 장치.
  24. 하나 이상의 명령들을 갖는 프로세서 판독가능 저장 매체로서,
    상기 하나 이상의 명령들은, 적어도 하나의 프로세싱 회로에 의해 실행될 때, 상기 적어도 하나의 프로세싱 회로로 하여금 :
    멀티-와이어 통신 인터페이스의 3 개 이상의 와이어들의 시그널링 상태에서의 일련의 천이들을 검출하게 하는 것으로서, 상기 일련의 천이들에서의 각각의 천이는 상기 멀티-와이어 통신 인터페이스 상에서 송신된 프리앰블에서의 연속적인 심볼들 간의 경계에 대응하는, 상기 시그널링 상태에서의 일련의 천이들을 검출하게 하고;
    상기 일련의 천이들로부터 수신 클록을 유도하게 하고;
    상기 일련의 천이들에 기초하여 천이 영역을 결정하게 하고;
    상기 천이 영역의 지속기간에 대응하는 지연 주기를 교정하게 하며;
    상기 프리앰블의 종단 후 상기 멀티-와이어 통신 인터페이스로부터 데이터 심볼들을 수신하게 하는 것으로서, 상기 데이터 심볼들은 상기 지연 주기에 기초하여 변경되는 상기 수신 클록의 버전을 이용하여 수신되는, 상기 데이터 심볼들을 수신하게 하는, 프로세서 판독가능 저장 매체.
  25. 제 24 항에 있어서,
    상기 프로세서 판독가능 저장 매체는, 상기 적어도 하나의 프로세싱 회로로 하여금 :
    제 1 데이터 심볼과 제 2 데이터 심볼 간의 경계에 대응하는 처음-검출된 천이를 검출하게 하며;
    상기 지연 주기에 의해 정의된 시간 주기 동안, 상기 제 1 데이터 심볼과 상기 제 2 데이터 심볼 간의 상기 경계에 대응하는 다른 검출된 천이들을 무시하게 하는
    명령들을 포함하는, 프로세서 판독가능 저장 매체.
  26. 제 24 항에 있어서,
    상기 프로세서 판독가능 저장 매체는, 상기 적어도 하나의 프로세싱 회로로 하여금 :
    상기 일련의 천이들에서의 천이들 간의 타이밍의 차이들을 추정하게 하며;
    상기 타이밍의 차이들 중 최대 차이에 기초하여 상기 지연 주기를 계산하게 하는
    명령들을 포함하는, 프로세서 판독가능 저장 매체.
  27. 제 26 항에 있어서,
    상기 일련의 천이들에서의 천이들 간의 상기 타이밍의 차이들은 상기 수신 클록에 대하여 추정되는, 프로세서 판독가능 저장 매체.
  28. 제 24 항에 있어서,
    상기 일련의 천이들에서의 각각의 천이는 복수의 검출기들 중 단일의 검출기에 의해 검출되며, 상기 복수의 검출기들에서의 각각의 검출기는 상기 멀티-와이어 통신 인터페이스의 2 개의 와이어들의 시그널링 상태 간의 차이를 결정하도록 구성되는, 프로세서 판독가능 저장 매체.
  29. 제 28 항에 있어서,
    상기 2 개의 와이어들은 멀티위상 신호의 상이한 버전들을 반송하는, 프로세서 판독가능 저장 매체.
  30. 제 28 항에 있어서,
    상기 복수의 검출기들은 차동 수신기들을 포함하며, 각각의 차동 수신기는 다른 차동 수신기들과는 상이한 쌍의 와이어들로부터 신호들을 수신하는, 프로세서 판독가능 저장 매체.
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