CN112241614A - 一种时钟延时链延时的检测方法、系统及电子设备 - Google Patents

Abstract

本发明实施例涉及一种时钟延时链延时的检测方法、系统及电子设备，所述方法包括以下步骤：获取延时链的延时路径时序；根据所述延时路径时序，获取每级延时模块与前一级延时模块的延时差；根据所述延时差，获取所述延时差的平均值；将所述延时差和所述均值做差，获得修正差值；将所述修正差值与标准修正值比对，反馈比对结果。本发明实施例通过将每级延时单元延时总和作为该级延时差，能够更加准确的反应延时链总延时，并针对每级增加的延时差有更准确的技术，以此更准确地判断每级延时链的延时是否均衡。而且本申请不需要对设计逻辑做切割，也不需要做定制模块堆叠，即节省人力物力，又提高了延时链参数实现的精准度。

Description

一种时钟延时链延时的检测方法、系统及电子设备

技术领域

本发明涉及延时链延时检测领域，特别是涉及一种支持SDXC接口时钟延时链延时的检测方法、系统及电子设备。

背景技术

目前存储卡包括有SD卡、SDHC卡和SDXC卡，三种存储卡的规格均不一样，SD卡最大支持2GB容量，SDHC最大支持32GB容量，SDXC最大支持2TB(2048GB)容量，支持SDXC卡的数码设备是兼容支持SD卡与SDHC卡的，如果设备只有支持SDHC卡，那么这个设备就不能使用SDXC卡，但兼容SD卡。如果设备只支持SD卡，则不兼容SDXC和SDHC卡。SDXC是SD eXtendedCapacity的缩写，是最新提出的SD卡标准，除了容量可以升级为最大2T以外，主要是可以支持300M/s的传输速度，即“高容高速SD”卡。既然三种SD卡的读写速度不一样，那么在设计SDXC标准的读写芯片时，需要考虑兼容可以读写SDHC以及SD卡的接口时序问题。而SDHC和SD卡不同厂家生产的产品读写速度虽然符合SD卡相应的规格定义，但是也是速度各有不同，同一家的产品不同批次也有不同，那么SDXC卡读写芯片的设计就需要兼顾到的SD卡接口时序范围非常广泛；因此在设计SDXC卡读写芯片时也需要对SDXC的系统时钟传输实施非常广泛而又均匀的延时分布。

现有SDXC系统时钟传输的延时链的实现大部分是选择相应的延时单元，定制一个固定结构的延时模块，通过延时模块的堆叠实现规定时间的延时，并且可以通过级数选择来实现阶梯式的不同延时的实现。例如一个固定结构延时模块的延时约为50皮秒，累积100个模块就可以实现5纳秒级别的延时。并且根据100级级数选择可以得到50皮秒为一阶梯的100阶以内任意阶梯的延时。然而，现有技术需要人为将延时链设计从原始设计中单独拿出来做定制模块化处理，以及设计逻辑的切割划分；对于定制模块化处理，不仅需要额外做模块版图定制化的人力资源支持，而且会给全芯片时序分析引入更多的结构复杂度；每级的延时单元结构相同延时近似，但是检查时是每个延时模块检查，并没有计入模块叠加时引入的路径不同的效果，这种对于模块化定制堆叠的延时链在时钟路径上包括多种可能的传输路径，单独对每级延时的逐一检测并不合理，无法保证延时链参数实现的精准度。

因此，现有技术还有待进一步改进和提升。

发明内容

基于此，有必要针对上述技术问题，提供一种支持SDXC接口时钟延时链延时的检测方法及系统，以保证延时链的各种特性，提高延时链延时检测的精准度。

第一方面，本发明实施例提供了一种时钟延时链延时的检测方法，所述方法应用于相同的单个延时模块级联组成的延时链，所述单个延时模块由选择信号反相器、多个延时单元以及多个延时与非门组成，所述方法包括以下步骤：

获取延时链的延时路径时序；

根据所述延时路径时序，获取每级延时模块与前一级延时模块的延时差；

根据所述延时差，获取所述延时差的平均值；

将所述延时差和所述均值做差，获得修正差值；

将所述修正差值与标准修正值比对，反馈比对结果。

进一步地，所述获取所有级数延时模块的延时路径时序的步骤包括：

采用静态时序分析工具Primetime的时序环境获取延时链中所有延时模块的延时路径时序。

进一步地，所述根据所述延时路径时序，获取每级延时模块与前一级延时模块的延时差的步骤包括：

根据所述延时路径时序，获取每级延时模块中各延时单元和延时与非门的延时值；

根据所述各延时单元和延时与非门的延时值，计算得到每级延时模块与前一级延时模块的延时差。

进一步地，所述将所述修正差值与标准修正值比对，反馈比对结果的步骤包括：

当所述修正差值大于所述标准修正值时，发出修正提醒。

进一步地，所述将所述修正差值与标准修正值比对，反馈比对结果的步骤之后还包括：

根据所述修正提醒，接收修正数据，对所述时钟链延时进行修正。

第二方面，本发明实施例提供一种时钟延时链延时的检测系统，所述系统包括：

时序获取模块，用于获取延时链的延时路径时序；

第一处理模块，用于根据所述延时路径时序，获取每级延时模块与前一级延时模块的延时差；

第二处理模块，用于根据所述延时差，获取所述延时差的平均值；

第三处理模块，用于将所述延时差和所述均值做差，获得修正差值；

比对模块，用于将所述修正差值与标准修正值比对，反馈比对结果。

进一步地，所述第一处理模块包括：

延时获取模块，用于根据所述延时路径时序，获取每级延时模块中各延时单元和延时与非门的延时值；

计算模块，用于根据所述各延时单元和延时与非门的延时值，计算得到每级延时模块与前一级延时模块的延时差。

进一步地，所述系统还包括：

修正模块，用于当所述修正差值大于所述标准修正值时，发出修正提醒，并根据所述修正提醒，接收修正数据，对所述时钟链延时进行修正。

第三方面，本发明实施例提供一种电子设备，包括至少一个处理器；

以及与所述至少一个处理器通信连接的存储器；

其中，所述存储器存储有可被所述至少一个处理器执行的指令程序，所述指令程序被所述至少一个处理器执行，以使所述至少一个处理器能够执行如上所述的检测方法。

第四方面，本发明实施例提供一种时钟延时链延时的检测系统中使用的计算机程序产品，所述计算机程序产品包括如上所述检测系统中的功能模块。

本发明提供的支持SDXC接口时钟延时链延时的检测方法、系统及电子设备，通过将每级延时单元延时总和作为该级延时差，能够更加准确的反应延时链总延时，并针对每级增加的延时差有更准确的技术，以此更准确地判断每级延时链的延时是否均衡。而且本申请不需要对设计逻辑做切割，也不需要做定制模块堆叠，即节省人力物力，又提高了延时链参数实现的精准度。

附图说明

图1为本发明提供的一个实施例中时钟延时链延时的检测方法的应用环境图；

图2为本发明提供的一个实施例中单个延时模块的结构示意图；

图3为本发明提供的一个实施例中多级别延时链的结构示意图；

图4为本发明提供的一个实施例中时钟延时链延时的检测方法的流程示意图；

图5为图4中步骤S200的流程示意图；

图6为本发明提供的一个实施例中时钟延时链延时的检测系统的结构框图；

图7为本发明提供的一个实施例中第一处理模块的结构框图；

图8为本发明提供的另一个实施例中时钟延时链延时的检测系统的结构框图；

图9为本发明提供的一个实施例中电子设备的结构示意图。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

本发明实施例提供的时钟延时链延时的检测方法，可以应用于如图1所示的应用环境中。其中，终端102通过网络与服务器104进行通信。其中，终端102可以但不限于是各种个人计算机、笔记本电脑、智能手机、平板电脑和SDXC芯片检测设备，服务器104可以用独立的服务器或者是多个服务器组成的服务器集群来实现。服务器104可生成最终的配线方案，将生成的配线方案发送至终端102，终端102接收到配线方案后，供终端102的开发者进行查看。

本发明实施例提供的时钟延时链延时的检测方法，主要应用于相同的单个延时模块级联组成的延时链，单个延时模块由选择信号反相器、多个延时单元以及多个延时与非门组成。下面对SDXC系统的延时链做具体描述。

参见图2和图3，图2为SDXC系统中单个延时模块的设计图，图3位3个延时模块级联所组成的延时链设计图。图2和图3所示的延时模块和延时链为现有设计，本发明实施例主要是针对该种设计结构的延时链进行延时的检测。

每个延时模块有5个信号：选择信号select；输入信号in；输出信号out；穿过信号next；返回信号back。每个延时模块有6个单元：选择信号反相器I0；延时单元D1；延时单元D2；延时与非门ND2_P1；延时与非门ND2_R1；延时与非门ND2_R1。时钟信号在延时模块中的延时路径是从in进入，经过模块内的4个延时单元后从out输出：in->D1->D2->ND2_P1或者ND2_R1->ND2_R2->out，所以每个延时模块的延时就是4个延时单元的叠加。当多级延时模块连接共同工作时，就可以实现时钟信号多级延时阶梯可选的功能，即图3所示多阶梯时钟链。

时钟信号从第一级延时模块in进入，会经过每一级延时模块的D1，D2延时单元，但是需要经过的第三个延时单元是ND2_P1还是ND2_R1依赖于当前模块是否为选中的级数，选择延时级数为3时，延时模块3的select信号为1，而其他模块1和2的select信号则为0。此时模块1和2走延时单元ND2_P1通过next信号传递给下一级，当时钟信号传递到模块3时，走延时单元ND2_R1后续传给ND2_R2通过back信号回到第2级模块的ND2_R2，再回传至第1级模块的ND2_R2，最后至out端输出。这样每一级模块中时钟都还是过了4个延时单元，延时效果近似相同。保证时钟信号在选择延时级数后可以得当相应级数个延时模块延时的效果。

在进行延时检测之前，需将单个延时模块线性预摆放到自动布局布线工具的平面版图中，并复制多行，组成单元阵列，然后把绕线空间留好后自动绕线即可以完成该延时链的摆放。通过该方式，可以大大节省人力物力。

在一个实施例中，如图4所示，提供了一种数据平衡性时序的检测方法，该方法包括以下步骤：

S100、获取延时链的延时路径时序。

其中，本发明实施例针对上述延时链，利用静态时序分析工具rimetime的时序环境获取延时链中所有延时模块的延时路径时序，根据脚本算法可以得到延时链每级的总延时值。PrimeTime(PT)是Synopsys的签收品质(sign-off quality)的静态时序分析工具。静态时序分析(STA)是设计流程中最重要的一步，它决定了设计是否在所要求的速度下工作，PT分析设计中的时序延迟并标注出必须改正的违例。因此，本发明实施例优选在Primetime工具的静态时序分析环境抓取延时链的延时路径时序。

在获取延时路径时序时，本发明实施例会将所有延时模块的延时路径时序总长度汇报到指定文件，通过该指定文件记录延时链的延时路径，针对任意一个级数i首先汇报的路径，必须通过所有比i小的级数的延时模块中D1和D2单元，在第i级上必须再同时通过ND2_R1和ND2_R2单元，最终回到1级的ND2_R2/out。这样时序路径的汇报在某个指定i上必然被限制在一条固定的延时路线上：所有小于i级数的延时模块通过D1、D2、ND2_P1，i级数的延时模块通过D1、D2、ND2_R1、ND2_R2。然后再通过所有小于i级数的延时模块ND2_R2回到出口。因此，对于延时链数据传输路径有多种组合传播方式的特性，本发明实施例的抓取办法可以限定抓取路径的唯一性，并且抓取延时链每一级的准确延时数据。

S200、根据所述延时路径时序，获取每级延时模块与前一级延时模块的延时差；

其中，对于已经获取的延时路径时序，如图5所示，本发明实施例执行以下步骤计算延时差：

S201、根据所述延时路径时序，获取每级延时模块中各延时单元和延时与非门的延时值；

S202、根据所述各延时单元和延时与非门的延时值，计算得到每级延时模块与前一级延时模块的延时差。

本发明实施例将第i级和第i-1级的延时差即为Delay(i)，那么，

Delay(i)＝D1+D2+ND2_R1+ND2_R2+(i-1级)ND2_P1-ND2_R1。

S300、根据所述延时差，获取所述延时差的平均值；

其中，根据该延时差Delay(i)，可以获取Delay(i)的平均值，我们即Delay(i)的平均值为Avg，则Avg＝

Delay(0)+Delay(1)+…+Delay(m)/m，m为延时链中延时模块的级联级数。

S400、将所述延时差和所述均值做差，获得修正差值；

其中，在求得Delay(i)的平均值Avg后，本发明实施例将各级延时差延时差Delay(i)与平均值Avg做差，可以获得修正差值，记为Delta(i)，该修正差值即为本发明实施例所求得的用于延时分析的最终值。

S500、将所述修正差值与标准修正值比对，反馈比对结果。

其中，本发明实施例会先设定一个标准修正值，该标准修正值根据实际延时需要设定，比如设定为10ps。通过修正差值和标准修正值比对，可以判定出修正差值是否大于标准修正值，当所述修正差值大于所述标准修正值时，说明延时链中该级延时模块的延时异常，需要作出修正，那么系统向设计人员发出修正提醒，该修正提醒中包括延时异常所在的级别以及需要修正大小，修正大小至少为修正差值与标准修正值的差值。

在本实施例中，根据所述修正提醒，接收修正数据，对所述时钟链延时进行修正。即设计人员在收到修正提醒后，可以输入修正数据，系统会根据接收到的修正数据，对时钟链延时进行修正。

通过本发明实施例的上述延时检测方法，不仅能够更准确的反映延时链总延时，以及针对每级增加的延时差有更准确的计算，还能够按照要求检查是否某级延时超出均衡性要求范围，以便更加准确地判断每级延时链的延时是否均衡。

综上所述，本发明实施例提供的时钟延时链延时的检测方法不需要针对设计逻辑做切割，也不需要全定制版图的资源来做定制模块堆叠，只需要在自动布局布线工具中简单的预摆放各个延时单元，然后利用本申请精准的计算和检测方法来保证延时链的各个特性，既节省了人力物力，又提高了延时链参数实现的精准度。

基于上述检测方法，参见图6，本发明实施例提供一种时钟延时链延时的检测系统，该系统包括：时序获取模块10、第一处理模块20、第二处理模块30、第三处理模块40和比对模块50，其中个，

时序获取模块10用于获取延时链的延时路径时序；

第一处理模块20，用于根据所述延时路径时序，获取每级延时模块与前一级延时模块的延时差；

第二处理模块30，用于根据所述延时差，获取所述延时差的平均值；

第三处理模块40，用于将所述延时差和所述均值做差，获得修正差值；

比对模块50，用于将所述修正差值与标准修正值比对，反馈比对结果。

在一个实施例中，如图7所示，所述第一处理模块20包括：

延时获取模块21，用于根据所述延时路径时序，获取每级延时模块中各延时单元和延时与非门的延时值；

计算模块22，用于根据所述各延时单元和延时与非门的延时值，计算得到每级延时模块与前一级延时模块的延时差。

在一个实施例中，如图8所示，所述系统还包括：

修正模块60，用于当所述修正差值大于所述标准修正值时，发出修正提醒，并根据所述修正提醒，接收修正数据，对所述时钟链延时进行修正。

关于时钟延时链延时的检测系统的具体限定可以参见上文中对于时钟延时链延时的检测方法的限定，在此不再赘述。上述时钟延时链延时的检测系统中的各个模块可全部或部分通过软件、硬件及其组合来实现。上述各模块可以硬件形式内嵌于或独立于计算机设备中的处理器中，也可以以软件形式存储于计算机设备中的存储器中，以便于处理器调用执行以上各个模块对应的操作。

图9为本发明实施例提供的电子设备的硬件结构示意图，该设备包括：一个或多个处理器901以及存储器902。其中，处理器901以及存储器902可以通过总线或者其他方式连接，图8中以通过总线连接为例。

存储器902作为一种非易失性计算机可读存储介质，可用于存储非易失性软件程序、非易失性计算机可执行程序以及模块，如本发明实施例中检测系统对应的程序指令/模块。处理器901通过运行存储在存储器902中的非易失性软件程序、指令以及模块，从而执行服务器的各种功能应用以及数据处理，即实现上述系统实施例中时钟延时链延时的检测系统。

存储器802可以包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需要的应用程序；存储数据区可存储根据数据平衡性时序的检测系统的使用所创建的数据等。此外，存储器802可以包括高速随机存取存储器，还可以包括非易失性存储器，例如至少一个磁盘存储器件、闪存器件、或其他非易失性固态存储器件。在一些实施例中，存储器802可选包括相对于处理器801远程设置的存储器，这些远程存储器可以通过网络连接至时钟延时链延时的检测系统。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。

上述电子设备可执行本发明实施例所提供的系统或方法，具备执行该系统或方法相应的功能模块和有益效果。未在本实施例中详尽描述的技术细节，可参见本发明实施例所提供的系统或方法。

并且，以上所描述的系统实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。

通过以上的实施方式的描述，本领域普通技术人员可以清楚地了解到各实施方式可借助软件加通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种时钟延时链延时的检测方法，所述方法应用于相同的单个延时模块级联组成的延时链，所述单个延时模块由选择信号反相器、多个延时单元以及多个延时与非门组成，其特征在于，所述方法包括以下步骤：

获取延时链的延时路径时序；

根据所述延时路径时序，获取每级延时模块与前一级延时模块的延时差；

根据所述延时差，获取所述延时差的平均值；

将所述延时差和所述均值做差，获得修正差值；

将所述修正差值与标准修正值比对，反馈比对结果。

2.根据权利要求1所述的时钟延时链延时的检测方法，其特征在于，所述获取所有级数延时模块的延时路径时序的步骤包括：

采用静态时序分析工具Primetime的时序环境获取延时链中所有延时模块的延时路径时序。

3.根据权利要求1所述的时钟延时链延时的检测方法，其特征在于，所述根据所述延时路径时序，获取每级延时模块与前一级延时模块的延时差的步骤包括：

根据所述延时路径时序，获取每级延时模块中各延时单元和延时与非门的延时值；

根据所述各延时单元和延时与非门的延时值，计算得到每级延时模块与前一级延时模块的延时差。

4.根据权利要求1所述的时钟延时链延时的检测方法，其特征在于，所述将所述修正差值与标准修正值比对，反馈比对结果的步骤包括：

当所述修正差值大于所述标准修正值时，发出修正提醒。

5.根据权利要求4所述的时钟延时链延时的检测方法，其特征在于，所述将所述修正差值与标准修正值比对，反馈比对结果的步骤之后还包括：

根据所述修正提醒，接收修正数据，对所述时钟链延时进行修正。

6.一种时钟延时链延时的检测系统，其特征在于，所述系统包括：

时序获取模块，用于获取延时链的延时路径时序；

第一处理模块，用于根据所述延时路径时序，获取每级延时模块与前一级延时模块的延时差；

第二处理模块，用于根据所述延时差，获取所述延时差的平均值；

第三处理模块，用于将所述延时差和所述均值做差，获得修正差值；

比对模块，用于将所述修正差值与标准修正值比对，反馈比对结果。

7.根据权利要求6所述的时钟延时链延时的检测系统，其特征在于，所述第一处理模块包括：

延时获取模块，用于根据所述延时路径时序，获取每级延时模块中各延时单元和延时与非门的延时值；

计算模块，用于根据所述各延时单元和延时与非门的延时值，计算得到每级延时模块与前一级延时模块的延时差。

8.根据权利要求6所述的时钟延时链延时的检测系统，其特征在于，所述系统还包括：

修正模块，用于当所述修正差值大于所述标准修正值时，发出修正提醒，并根据所述修正提醒，接收修正数据，对所述时钟链延时进行修正。

9.一种电子设备，其特征在于，包括至少一个处理器；

以及与所述至少一个处理器通信连接的存储器；

其中，所述存储器存储有可被所述至少一个处理器执行的指令程序，所述指令程序被所述至少一个处理器执行，以使所述至少一个处理器能够执行如权利要求1至5任一项所述的方法。

10.一种时钟延时链延时的检测系统中使用的计算机程序产品，其特征在于，所述计算机程序产品包括如权利要求6至8任一所述的功能模块。

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