DE69523102T2

DE69523102T2 - Bearbeitungsvorrichtung für digitales Signal

Info

Publication number: DE69523102T2
Application number: DE69523102T
Authority: DE
Inventors: Yoshiyuki Sasaki; Shinichi Yamashita
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1994-07-19
Filing date: 1995-07-18
Publication date: 2002-05-02
Anticipated expiration: 2015-07-19
Also published as: EP0695089B1; EP0695089A2; US6118606A; DE69523102D1; EP0695089A3

Description

Die vorliegende Erfindung bezieht sich auf eine Digitalsignalverarbeitungsvorrichtung und insbesondere auf eine Vorrichtung zur Erzeugung eines Signals, dessen Phase mit einem eingegebenen digitalen Signal synchronisiert ist.
Bisher war als derartige Vorrichtung ein digitaler Videosignal-Bandrekorder (VTR) zur Umwandlung eines Videosignals in ein digitales Signal und zur Aufzeichnung oder Wiedergabe des Signals auf/von einem Magnetband bekannt.
Fig. 1 zeigt ein Blockschaltbild des Aufbaus eines Wiedergabesystems in einem derartigen digitalen VTR.
In Fig. 1 bezeichnet das Bezugszeichen 1 ein Magnetband, 2 einen Magnetkopf zur Aufzeichnung oder Wiedergabe eines Signals auf/von dem Magnetband 1, 3 einen Kopfverstärker zur Verstärkung eines wiedergegebenen Signals des Magnetkopfes 1, 4 eine Wiedergabeausgleichseinrichtung, die vorbestimmte Frequenzcharakteristiken zum Ausgleichen eines Ausgangssignals des Kopfverstärkers 3 aufweist und durch ein LC-Netzwerk und dergleichen aufgebaut ist, 18 eine Datenerfassungsschaltung zur Umwandlung eines Ausgangssignals der Wiedergabeausgleichseinrichtung 4, das heißt eines Signals, dessen Amplitude sich auf analoge Weise ändert, wieder in ein digitales Signal, 20 eine PLL- Schaltung zur Erzeugung eines mit der Ausgabe der Datenerfassungsschaltung 18 synchronisierten Takts, 19 eine Abtast-Halte-Schaltung zum Abtasten und Halten der Ausgabe der Datenerfassungsschaltung 18 um den Takt, der von der PLL-Schaltung 20 erzeugt wird, 9 einen Demodulator zum Demodulieren der Daten, die abgetastet und gehalten wurden, 10 eine Fehlerkorrekturdekodierschaltung zum korrigieren von Fehlern durch die Erfassung von Fehlern in den demodulierten wiedergegebenen Daten unter Verwendung von bei der Aufzeichnung hinzugefügten Paritätsdaten, 11 eine Wiedergabesignalverarbeitungsschaltung zur Durchführung einer Signalverarbeitung, die der Signalverarbeitung zum Zeitpunkt der Aufzeichnung ziemlich entgegengesetzt ist, bei den Fehler-korrigierten Daten, wodurch ein kodiertes Videosignal dekodiert und die Informationsmenge erweitert wird, und 12 einen Digital-Analog-Wandler zur Umwandlung der Signal-verarbeitenten Daten in das analoge Signal.
Nachstehend wird die Arbeitsweise beschrieben. Das wiedergegebene Mikrosignal, das vom Magnetkopf 2 durch Wiedergabe des Magnetbands 1 erhalten wird, auf dem Videobilddaten aufgezeichnet wurden, wird auf 50 bis 60 dE durch den Kopfverstärker 3 verstärkt.
Die Frequenzcharakteristiken bzw. der Frequenzgang der wiedergegebenen Signalamplitude des Magnetkopfes 2 eines Magnetaufzeichnungs- und Wiedergabesystems gemäß Fig. 2 hat Differenziercharakteristiken in einem unteren Frequenzband und Dämpfungscharakteristiken in einem hohen Frequenzband auf Grund verschiedener Verluste. In der Wiedergabeausgleichseinrichtung 4 werden die Charakteristiken des Magnetaufzeichnungs- und Wiedergabesystems durch die Verwendung der in Fig. 3 gezeigten Charakteristiken kompensiert, die denen in Fig. 2 entgegengesetzt sind, wodurch die vorstehend angeführte wiedergegebene Signalamplitude korrigiert, wird. Ein derartiges Verfahren ist ein Ausgleichsverfahren und wird Integrierverfahren genannt.
Der Ausgangssignalverlauf der Wiedergabeausgleichseinrichtung 4 des vorstehend angeführten Integrierverfahrens wird zu einem Augenmustersignalverlauf wie in Fig. 4 gezeigt. Der Signalverlauf eines derartigen Augenmusters wird unter Verwendung eines Vergleichers oder dergleichen umgewandelt, wobei ein Schwellenwert an einer Position nahe dem Mittelpunkt durch die Datenerfassung 18 ausgewählt wird, wodurch wiedergegebene digitale Daten erhalten werden.
Die PLL-Schaltung 20 erzeugt einen mit den wiedergegebenen digitalen Daten synchronisierten Takt. Die Abtast-Halte- Schaltung 19 tastet das vorstehend angeführte wiedergegebene digitale Signal unter Verwendung dieses Takts ab und hält es. Die abgetasteten und gehaltenen Daten werden durch den Demodulator 9 demoduliert. Des Weiteren werden Fehler dieser demodulierten Daten durch die Fehlerkorrekturdekodierschaltung 10 unter Verwendung einer Fehlerkorrekturparität korrigiert, die zum Zeitpunkt der Aufzeichnung hinzugefügt wurde. In der Wiedergabesignalverarbeitungsschaltung 11 wird eine Signalverarbeitung ausgeführt, die im wesentlichen entgegengesetzt der Signalverarbeitung bei der Aufzeichnung der Daten ist. Das verarbeitete Signal wird durch den Digital-/Analogwandler (D/A-Wandler) 12 digital-analog gewandelt, wodurch ein wiedergegebenes Bildsignal erhalten wird.
In den vergangenen Jahren wurde als Ausgleichsverfahren einer Wiedergabeausgleichseinrichtung, die in einem VTR zur Aufzeichnung mit hoher Dichte verwendet wird, ein System entwickelt, das eine Inter-Code-Interferenz eines Wiedergabesignalverlaufs verwendet, das Teilantwortsystem (PR-Verfahren) genannt wird.
Zur Verringerung von Wiedergabefehlern ist ein Verfahren, bei dem dieses System mit dem Viterbi-Dekodierverfahren zur Erfassung von Daten unter Verwendung einer Korrelation eines Wiedergabesignals in der Richtung der Zeitachse kombiniert wird, heutzutage zur Hauptströmung geworden.
Fig. 5 zeigt ein Blockschaltbild eines Wiedergabesystems eines digitalen VTR unter Verwendung eines PR (1, -1)- Verfahrens und eines Viterbi-Dekoders unter den vorstehend angeführten Teilantwortverfahren.
In Fig. 5 bezeichnet das Bezugszeichen 5 eine Verzögerungsschaltung zur Verzögerung der Ausgabe der Wiedergabeausgleichseinrichtung 4 um eine einem Bit entsprechende Zeit, 6 einen Subtrahierer zur Subtraktion einer aus dem Ausgang der Wiedergabeausgleichseinrichtung 4 ausgegebenen Verzögerung, 7 einen A/D-Wandler zur Umwandlung einer Subtraktionsausgabe in digitale Daten einer Vielzahl von Bits pro einem Abtastwert durch den A/D- Umwandlungstakt von der PLL-Schaltung 20, und 8 einen Viterbi-Dekoder zur Umwandlung der A/D-Umwandlungsausgabe in digitale Daten von einem Bit pro Abtastwert unter Verwendung eines Viterbi-Algorithmus.
So wird eine Ausgleichseinrichtung des PR (1, -1) - Verfahrens durch die Ein-Bit-Verzögerungsschaltung 5 und den Subtrahierer 6 aufgebaut. Übertragungscharakteristiken eines Übertragungswegs sind Frequenzgänge zur Unterdrückung einer Niederfrequenzkomponente wie in Fig. 6 gezeigt.
In den vergangenen Jahren wurde ein Band durch Metalldampfabscheidung (MI-Band) zur Aufzeichnung mit hoher Dichte entwickelt. Gemäß der Frequenzcharakteristik des MI- Bandes ist die Hochfrequenzausgabe um wenige dB größer als die eines herkömmlichen Bandes vom Metallauftragstyp (MP- Band), allerdings ist die sogenannte Vertikalkomponente der Restmagnetisierung in Abhängigkeit von einem Vorteil beim Herstellungsvorgang stark. Die Niederfrequenzkomponente wird insbesondere zur Ursache einer Signalverlaufsverzerrung. Zur Verhinderung dieser Verzerrung wird das Teilantwortverfahren verwendet.
Danach wird die Ausgabe des Subtrahierers 6 durch den A/D- Wandler 7 unter Verwendung des von der PLL-Schaltung 12 erhaltenen A/D-Umwandlungstakts A/D-gewandelt, wodurch Daten mit wenigen Fehlern unter Verwendung einer Korrelation in der Richtung der Zeitachse des Wiedergabesignals durch den Viterbi-Dekoder 8 erfasst werden. Die erfassten Daten werden dem Modulator 9 zugeführt, und nachfolgende Verarbeitungen werden auf ähnliche Weise wie in Fig. 1 ausgeführt. Auf eine ausführliche Beschreibung der Arbeitsweise des Viterbi- Dekoders 8 wird verzichtet.
Das vorstehend angeführte Teilantwortsystem ist nicht auf das PR (1, -1)-Verfahren beschränkt, sondern es kann auch ein PR (1, 0, -1)-Verfahren in Betracht gezogen werden.
Ein Wiedergabesystem eines digitalen VTR, das das PR (1, 0, -1)-Verfahren verwendet, wird nachstehend beschrieben.
Fig. 7 zeigt ein Blockschaltbild des Aufbaus des Wiedergabesystems eines derartigen digitalen VTR. Der Aufbau bis zum Ausgleich des wiedergegebenen Signals durch die Wiedergabeausgleichseinrichtung 4 ist im wesentlichen der gleiche wie in Fig. 5.
Gemäß Fig. 7 verzögert die Verzögerungsschaltung 5 das digitale Signal von dem A/D-Wandler 7 um eine Zeit, die zwei Bits entspricht.
Das Bezugszeichen 20a bezeichnet einen Phasenvergleicher zur Erfassung einer Phasendiffernz zwischen dem Ausgangssignal der Wiedergabeausgleichseinrichtung 4 und einem Ausgangstakt eins VCO (spannungsgesteuerten Oszillators) 20c, was nachstehend beschrieben wird, 20b ein Schleifenfilter zur Verstärkung der Ausgabe des Phasenvergleichers 20a, zur Rückgabe der verstärkten Ausgabe zu dem VCO 20c und zum Erhalten vorbestimmter PLL- Schleifenantwortcharakteristiken, 20c den VCO zum Zuführen eines Abtasttakts zur Viterbi-Dekodierung eines PR (1, 0, - 1)-Signals und eines Arbeitstakts einer anderen Schaltung zu dem A/D-Wandler 7.
Der vorstehend angeführte Phasenvergleicher 20a, das Schleifenfilter 20b und der VCO 20c bilden die PLL- Schaltung 20.
Die Arbeitsweise wird nachstehend beschrieben.
Das wie vorstehend angeführt durch die Wiedergabeausgleichseinrichtung 4 wiedergegebene und ausgeglichene Signal wird zu dem A/D-Wandler 7 und dem Phasenvergleicher 20a ausgegeben.
In der PLL-Schaltung 20 wird eine Phasendifferenz zwischen einem durch den VCO 20c erzeugten Takt und dem Ausgangssignal der Wiedergabeausgleichseinrichtung 4 durch den Phasenvergleicher 20a erfasst. Das Phasendifferenzsignal wird in den VCO 20c über das Schleifenfilter 20b eingegeben, wodurch eine Phasenverriegelung durchgeführt wird, so dass die Phasendifferenz beinahe 0 ist. Die Frequenzgänge und die Verstärkung des Schleifenfilters 20b, die Empfindlichkeit des VCO 20c und der gleichen sind derart eingestellt, dass die Phasenantwortcharakteristiken der PLL-Schaltung Jitter ausreichend absorbieren können, der durch ein Kopfbandsystem des VTR auftreten kann, und auf verschiedenes Rauschen weniger ansprechen.
Die PLL-Schaltung ist wie vorstehend angeführt aufgebaut, und die Verriegelungsphase der PLL-Schaltung wird beispielsweise durch Anpassung des Arbeitspunkts des Phasenvergleichers 20a oder dergleichen angepasst, so dass ein Punkt abgetastet werden kann, an dem die Augenöffnung maximal wird.
Das ausgeglichene Signal wird abgetastet und durch den A/D- Wandler 7 digitalisiert, der durch den durch die PLL- Schaltung erzeugten Takt gesteuert wird. Das digitalisierte wiedergegebene Signal wird durch die Verzögerungsschaltung 5 verzögert und von dem Ursprungssignal durch den Subtrahierer 6 subtrahiert. Der integrierte ausgeglichene Signalverlauf wird in einen Signalverlauf mit einem PR-(1, 0, -1)-Frequenzgang durch die vorstehend angeführte Arbeitsweise umgewandelt, und sein Augenmuster weist 3 Werte wie in Fig. 8 gezeigt auf. Dieses PR (1,0, -1)- Signal wird durch den Viterbi-Dekoder 8 nach größter Wahrscheinlichkeit dekodiert.
Die Kombination des PR (1, 0,-1)-Verfahrens und der Viterbi-Dekodierung wird oft für einen digitalen VTR verwendet, der eine magnetische Hochdichte-Aufzeichnung oder dergleichen anwendet, und kann schlechte Unterfrequenzbandcharakteristiken (S/N-Verhältnis, Signalverlaufsverzerrung, und dergleichen) des Magnetaufzeichnungssystems vermeiden und Übertragungsfehler auf einem Minimum halten. Fehler, die auf dem Übertragungsweg in den wiedergegebenen, durch den Viterbi- Dekoder 8 dekodierten Daten aufgetreten sind, werden durch die Fehlerkorrekturdekodierschaltung 10 korrigiert. Die fehlerkorrigierten Daten werden in das Bildsignal des Ursprungsformats durch die Wiedergabesignalverarbeitungsschaltung 11 umgewandelt, und werden durch den D/A-Wandler 12 in das analoge Bildsignal umgewandelt und als Wiedergabebildsignal des VTR ausgegeben. Die Ausgabe des VCO 20c wird auch als Arbeitstakt der von dem A/D-Wandler 7 verschiedenen Schaltungen verwendet.
Der herkömmliche digitale VTR ist wie vorstehend beschrieben aufgebaut. Das wiedergegebene Augenmuster der Ausgleichseinrichtungsausgabe des PR (1, -1)-Verfahrens gemäß Fig. 5 hat einen Signalverlauf wie in Fig. 9a gezeigt. Bei diesem Augenmuster ist wie aus der Darstellung ersichtlich eine Fensterbreite in der Richtung der Zeitachse enger verglichen mit der des Integrierverfahrens gemäß Fig. 4. Im Fall der A/D-Wandlung besteht daher das Problem, dass, wenn die Phase des A/D-Umwandlungstakts, die von der PLL-Schaltung 20 zu dem A/D-Wandler 7 hinzugefügt wird, von der optimalen Position in Fig. 9b auf eine Position gemäß den Fig. 9c oder 9d abweicht, sich die wiedergegebenen Fehler rapide erhöhen.
Gemäß dem herkömmlichen Beispiel ist das Gerät auf eine Weise aufgebaut, dass ein Takt, wie der Abtasttakt oder dergleichen des A/D-Wandlers 7, aus dem analogen Signal extrahiert wird, das von der Wiedergabeausgleichseinrichtung 4 durch die PLL-Schaltung erzeugt wird, und das durch die Wiedergabeausgleichseinrichtung 4 ausgeglichene wiedergegebene Signal durch den extrahierten Takt abgetastet wird. Bei der auf analoge Weise aufgebauten PLL- Schaltung, insbesondere in dem Fall, dass die Qualität des wiedergegebenen Signals gering ist und das Signal mit hoher Geschwindigkeit wie bei dem digitalen VTR wiedergegeben wird, sind aber Allgemeinprobleme dahingehend vorhanden, dass das Halten der Stabilität schwierig ist, die Anpassung einer Abtastphase erforderlich ist, und dergleichen.
Aus der EP-A-0415108 ist bekannt, für eine Videosignal- Bandaufzeichnungseinrichtung ein Taktsignal aus einem analogen Wiedergabesignal unter Verwendung einer PLL zu extrahieren. Eine variable Phasenkorrektur wird bei dem Taktsignal zur Anpassung des Zeitpunkts der Abtastung für eine Analog-Digital-Wandlung angewendet, damit sie mit dem Zeitpunkt der maximalen Augenöffnung für das Videosignal übereinstimmt. Die Übereinstimmung mit dem maximalen Auge wird durch Vergleichen digitalisierter Ursprungspegel mit Schwellenwerten und Akkumulieren von Zählwerten der Vergleichsergebnisse bestimmt, um eine Anpassung der Phasenkorrektur nach jeder Zählperiode von mehreren Sekunden zu ermöglichen.
Aus der FR-A-2606575 ist auch eine Wiederherstellung von Binärdaten aus einem empfangenen analogen Signal unter Verwendung einer duobinären Codierung durch Entnehmen einer Vielzahl digitaler Abtastwerte aus unterschiedlichen Phasen bekannt. Die Zahl der Codeverletzungen wird für jeden sich ergebenden Abtastwert beobachtet, und ein optimaler Abtastwert wird auf der Grundlage der minimalen Anzahl an Codeverletzungen ausgewählt.
Ein Taktsignal wird auch wiederhergestellt, aber nicht unter Verwendung optimaler Binärdaten.
Aus der EP-A-0586236 ist die Erfassung eines codierten Teilantwortsignals unter Verwendung einer PLL bekannt, wobei ein Teilantwortphasenvergleicher abgetastete Signalpegel für aufeinanderfolgende Impulse vergleicht und einen Phasenfehler berechnet. Während einer Erfassungsphase wird eine Nulldurchgangserfassungseinrichtung zur Extraktion eines Taktsignals aus einem Trainingssignal vor der Inbetriebnahme des Phasenvergleichers verwendet.
Es ist auch eine Aufgabe der Erfindung, eine verbesserte Digitalsignalverarbeitungsvorrichtung auszugestalten.
Erfindungsgemäß ist eine Verarbeitungsvorrichtung für ein digitales Signal offenbart, mit
a) einer Eingabeeinrichtung zur Eingabe eines digitalen Signals,
b) einer Erfassungseinrichtung zur Erfassung eines bestimmten Musters in dem digitalen Eingangssignal,
c) einer Abtasteinrichtung zur Abtastung eines Abschnitts des digitalen Eingangssignals, der dem bestimmten Muster in dem digitalen Eingangssignal entspricht, als Antwort auf ein Ausgangssignal der Erfassungseinrichtung, und
d) einer Erzeugungseinrichtung zur Erzeugung eines Taktsignals, dessen Phase mit der des digitalen Eingangssignals gemäß einem Ausgangssignal der Abtasteinrichtung synchronisiert ist.
Gemäß einem bevorzugten Ausführungsbeispiel ist eine Vorrichtung ausgestaltet, die die Phase eines zu erzeugenden Takts unter Verwendung eines eingegebenen digitalen Signals optimal steuern kann.
Gemäß bestimmter Ausführungsbeispiele der Erfindung ist eine Digitalsignalverarbeitungsvorrichtung ausgestaltet, die dadurch gekennzeichnet ist, dass sie eine Eingabeeinrichtung zur Eingabe eines digitalen Signals, eine Erfassungseinrichtung zum Erfassen eines bestimmten Musters in dem eingegebenen digitalen Signal, eine Abtasteinrichtung zum Abtasten und Halten des eingegebenen digitalen Signals gemäß einer Ausgabe der Erfassungseinrichtung und eine Erzeugungseinrichtung zur Erzeugung eines Takts umfasst, dessen Phase mit dem eingegebenen digitalen Signal gemäß einer Ausgabe der Abtasteinrichtung synchronisiert ist.
Ein weiterer Vorteil des Ausführungsbeispiels ist die Ausbildung einer Vorrichtung, die einen Takt aus einem eingegebenen Signal mit großer Genauigkeit extrahiert und bei der die Arbeitsweise stabil ist.
Die Erfindung wird nachstehend an Hand bevorzugter Ausführungsbeispiele unter Bezugnahme auf die beiliegende Zeichnung näher beschrieben.

Kurzbeschreibung der Zeichnung

Fig. 1 zeigt eine Darstellung des Aufbaus einer herkömmlichen digitalen VTR-Einrichtung,
Fig. 2 zeigt eine Darstellung von Frequenzgängen eines Magnetaufzeichnungs- und Wiedergabesystems,
Fig. 3 zeigt eine Darstellung von Wiedergabeausgleichscharakteristiken,
Fig. 4 zeigt eine Darstellung eines Signalverlaufs eines wiedergegebenen Signals nach der Beendigung des Ausgleichens,
Fig. 5 zeigt eine Darstellung eines anderen Aufbaus einer herkömmlichen digitalen VTR-Einrichtung,
Fig. 6 zeigt eine Darstellung von Übertragungscharakteristiken einer Ausgleichseinrichtung eines PR (1, -1)-Verfahrens,
Fig. 7 zeigt eine Darstellung eines anderen Aufbaus der herkömmlichen digitalen VTR-Einrichtung,
Fig. 8 zeigt eine Darstellung eines Signalverlaufs eines Signals nach Abschluss der PR (1, 0, -1)-Verarbeitung,
Fig. 9A bis 9D zeigen Darstellungen von Phasenzuständen zwischen einem Signalverlauf eines wiedergegebenen Signals und wiedergegebener Takte,
Fig. 10 zeigt eine Darstellung eines Aufbaus einer digitalen VTR-Einrichtung gemäß einem Ausführungsbeispiel der Erfindung,
Fig. 11A bis 11E zeigen Darstellungen von Signalzuständen von Abschnitten gemäß Fig. 10,
Fig. 12A bis 12C zeigen Darstellungen von Signalzuständen der Abschnitte gemäß Fig. 10,
Fig. 13A bis 13C zeigen Darstellungen von Signalzuständen der Abschnitte gemäß Fig. 10,
Fig. 14A bis 14E zeigen Darstellungen von Signalzuständen der Abschnitte gemäß Fig. 10,
Fig. 15 zeigt eine Darstellung eines anderen Aufbaus einer digitalen VTR-Einrichtung gemäß einem Ausführungsbeispiel der Erfindung,
Fig. 16 zeigt eine Darstellung eines Aufbaus einer digitalen Phasenerfassungsschaltung gemäß Fig. 15,
Fig. 17 zeigt eine Darstellung zur Erläuterung der Arbeitsweise der Schaltung gemäß Fig. 16,
Fig. 18 zeigt eine Darstellung zur Beschreibung der Arbeitsweise einer PLL-Schaltung gemäß Fig. 16,
Fig. 19 zeigt eine Darstellung eines anderen Aufbaus der digitalen Phasenerfassungsschaltung gemäß Fig. 15, und
Fig. 20 zeigt eine Darstellung eines weiteren Aufbaus der digitalen Phasenerfassungsschaltung gemäß Fig. 15.

Ausführliche Beschreibung der bevorzugten Ausführungsbeispiele

Nachstehend werden Ausführungsbeispiele der Erfindung beschrieben.
Zuerst wird ein Fall betrachtet, bei dem die Erfindung bei einer Vorrichtung angewendet wird, die eine Verarbeitung von PR (1, -1) bei einem wiedergegebenen Signal durchführt und das verarbeitete Signal A/D-wandelt, wodurch ein wiedergegebenes Videosignal auf eine Weise ähnlich der in der Vorrichtung in Fig. 5 erhalten wird.
Fig. 10 zeigt ein Blockschaltbild des Aufbaus eines Wiedergabesystems einer digitalen VTR-Einrichtung gemäß einem Ausführungsbeispiel der Erfindung.
Die gleichen Abschnitte wie in Fig. 5 sind mit den gleichen Bezugszeichen bezeichnet, und auf ihre Beschreibung wird verzichtet.
Gemäß Fig. 10 bezeichnet das Bezugszeichen 13 eine Mustererfassungsschaltung zur Erfassung eines bestimmten Datenmusters, das Ausgabedaten des A/D-Wandlers 7 in einer zeitlichen Folge enthalten, 14 eine Abtast-Halte-Schaltung zur Abtastung und zum Halten der Ausgangsdaten des A/D- Wandlers 7 an Hand einer Erfassungsausgabe der Mustererfassungsschaltung 13, 15 ein Schleifenfilter mit einem Tiefpassfilter zur Durchführung eines Filtervorgangs bei einem Ausgangssignal der Abtast-Halte-Schaltung 14, 16 einen D/A-Wandler zur D/A-Wandlung einer Ausgabe des Schleifenfilters 15, und 17 einen Oszillator mit einem VCO (spannungsgesteuerten Oszillator), dessen Oszillationsfrequenz durch eine Ausgangsspannung des D/A- Wandlers 16 gesteuert wird.
Die Oszillationsausgabe des Oszillators 17 wird dem A/D- Wandler 7 als A/D-Wandlungstakt zugeführt. Eine Mittelfrequenz des Oszillators 17 wird derart ausgewählt, dass sie der Datenübertragungsrate beinahe gleicht.
Nachstehend wird die Arbeitsweise des vorstehend angeführten Aufbaus beschrieben.
Es wird angenommen, dass ein Aufzeichnungssignal ein Datenmuster von (..,0110,..) wie in Fig. 11A gezeigt hat.
Wird das Signal auf/von dem Magnetband 1 durch den Magnetkopf 2 aufgezeichnet beziehungsweise wiedergegeben, hat die Ausgabe der Wiedergabeausgleichseinrichtung 4 vom Integrationstyp zum Zeitpunkt der Wiedergabe einen Signalverlauf wie in Fig. 11B gezeigt. Wird das Ausgangssignal der Wiedergabeausgleichseinrichtung 4 durch eine Ausgleichseinrichtung des PR (1, -1)-Verfahrens mit der Verzögerungsschaltung 5 und dem Subtrahierer 6 wie in Fig. 11C gezeigt übertragen, hat das Ausgangssignal der Ausgleichseinrichtung Werte wie +A, 0, und -A jeweils an drei Zeitpunkten, T0, T1 und T2, wobei es in eine Richtung abfällt.
Dieser Signalverlauf wird an der steigenden Flanke des A/D- Umwandlungstakts von dem Oszillator 17 abgetastet und durch den A/D-Wandler 7 A/D-gewandelt. Werden die Daten nach Beendigung der A/D-Wandlung auf analoge Weise ausgedrückt, haben sie im Fall, dass die Phase des A/D-Wandlungstakts optimal ist, Werte von +A, 0, und -A, wie es in Fig. 11E gezeigt ist, und sind zum Mittenzeitpunkt t1 0.
Eilt die Phase des A/D-Wandlungstakts vor, haben die A/D- Wandlungsdaten Werte wie in Fig. 12C gezeigt. Hier ist ersichtlich, dass der Wert des Mittenzeitpunkts t1 unter drei Zeitpunkten nicht gleich 0 ist, sondern auf +α verändert ist. Ist gleichermaßen die Phase des A/D- Umwandlungstakts verzögert, verändert sich der Wert zum Zeitpunkt t1 auf -α, wie es in Fig. 13C gezeigt ist.
Das heißt, dass im Fall, wenn ein Signal eines bestimmten Datenmusters wie (..,0110,..) aufgezeichnet und wiedergegeben wurde, die Mustererfassungsschaltung 13 erfasst, dass die Ausgleichseinrichtungsausgabe des PR (1, -1)-Verfahrens ein Muster aufweist, das in einer Richtung an drei Punkten der Zeitfolge abfällt. Wird ein dem Zeitpunkt t1 entsprechender Wert durch die Abtast- Halteschaltung 14 gemäß der Erfassung abgetastet und gehalten, werden Phasenerfassungsdaten, die die Phase des A/D-Wandlungstakts angeben, direkt als Abtastausgabe erhalten. Wird ein bestimmtes Datenmuster erfasst, erzeugt die Mustererfassungsschaltung 13 einen Latch-Impuls zur Signalspeicherung des Werts zum Mittenzeitpunkt t1.
Nachdem die Ausgabe der Abtast-Halte-Schaltung 14 als Phasenerfassungsdaten dem Filtervorgang durch das Schleifenfilter 15 unterzogen wurde, wird das verarbeitete Ausgangssignal durch den D/A-Wandler 16 D/A-gewandelt und die Ausgangsspannung wird zu dem Oszillator 16 des VCO rückgekoppelt, und die Oszillationsfrequenz wird gesteuert, so dass eine PLL-Schaltung erhalten wird, bei der die Phase des A/D-Wandlungstakt optimiert ist.
Obwohl bei dem vorstehend angeführten Ausführungsbeispiel ein Beispiel mit einem Muster, bei dem der Wiedergabesignalverlaufs in einer Richtung abfällt, unter Verwendung des Musters (...,0110,..) als aufzuzeichnendes bestimmtes Datenmuster beschrieben wurde, ein Signal wie (...,1001,..) wie in Fig. 14A gezeigt aufgezeichnet wird, und ein in einer Richtung zum Zeitpunkt der Wiedergabe ansteigendes Datenmuster wie in Fig. 14C gezeigt verwendet wird, können verschiedene Datenmuster verwendet werden. Wird beispielsweise die Vorrichtung auf eine Weise konstruiert, dass ein Muster mit hoher Auftrittswahrscheinlichkeit, wie ein Sync-Muster, gemäß einem Modulationsverfahren bei der Aufzeichnung verwendet wird, und dieses Muster erfasst wird, kann eine weitere gute Wirkung erzielt werden.
Obwohl das vorstehende Ausführungsbeispiel hinsichtlich eines Beispiels beschrieben wurde, bei dem die Ausgleichseinrichtung des PR (1, -1)-Verfahrens durch eine analoge Schaltung aufgebaut ist, kann eine Arbeitsweise ähnlich der des vorstehend beschriebenen Ausführungsbeispiels erwartet werden, wenn die Ausgleichseinrichtung durch eine digitale Schaltung aufgebaut und nach dem A/D-Wandler 7 vorgesehen wird. Dieser Aufbau wird nachstehend beschrieben.
Obwohl ein Beispiel, bei dem die Erfindung bei der digitalen VTR-Einrichtung angewendet wird, in dem vorstehenden Ausführungsbeispiel beschrieben wurde, kann eine Arbeitsweise ähnlich der des vorstehend beschriebenen Ausführungsbeispiels erwartet werden, selbst wenn die Erfindung bei einer Datenverarbeitungsvorrichtung angewendet wird, die einen anderen Übertragungsweg, wie eine Satellitenkommunikation, Glasfaserkommunikation, oder dergleichen verwendet.
Obwohl bei dem Ausführungsbeispiel das eingegebene digitale Signal selbst entsprechend der Ausgabe der Mustererfassungsschaltung 13 Signal-gespeichert wurde, ist die Erfindung nicht auf einen derartigen Aufbau beschränkt, sondern kann auch bei einem Aufbau angewendet werden, so dass entsprechend der Erfassung des Musters Unterschiede zwischen Werten zu Zeitpunkten t1 in den Fig. 12A und 13A und dem Null-Pegel, das heißt, +α und -α, erhalten und zu dem Schleifenfilter ausgegeben werden.
Obwohl bei dem Ausführungsbeispiel die Ausgabe des Oszillators 17 lediglich durch den A/D-Wandler 7 verwendet wird, ist die Erfindung nicht darauf beschränkt. Da die Ausgabe des Oszillators 17 mit dem ausgegebenen digitalen Signal des A/D-Wandlers 7 synchronisiert ist, kann sie auch als Arbeitstakt einer anderen Schaltung in der Vorrichtung verwendet werden.
Da die Phasenerfassungsausgabe direkt aus dem einzugebenden digitalen Signal erhalten wird, kann die Stabilität der PLL-Schaltung zur Ausbildung des Takts verbessert und eine Nicht-Anpassung realisiert werden.
Da, wie vorstehend in dem Ausführungsbeispiel beschrieben, das spezifische Muster in dem einzugebenen digitalen Signal erfasst und der Takt auf der Grundlage des Steuersignals erzeugt wird, das durch die Verwendung des im Ansprechen auf den Erfassungszeitpunkt extrahierten digitalen Signals gebildet wird, ergibt sich eine Wirkung dahingehend, dass ein mit der Phase des einzugebenden digitalen Signals synchronisierte Takt ausgebildet werden kann.
Durch die Verwendung des wie vorstehend angeführt ausgebildeten Takts als Takt zum Zeitpunkt beispielsweise der A/D-Wandlung selbst im Fall, dass eine Fensterbreite in Richtung der Zeitachse des Augenmusters enger als bei dem Teilantwortsystem ist, da die Phase des A/D-Wandlungstakts optimiert werden kann, ergibt sich eine Wirkung dahingehend, dass Wiedergabefehler verringert werden können.
Nachfolgend wird ein Fall beschrieben, bei dem die Erfindung bei einer Vorrichtung angewendet wird, bei der nach der A/D-Wandlung eines wiedergegebenen Signals das umgewandelte Signal einem PR (1,0,-1)-Vorgang unterzogen wird, wodurch ein wiedergegebenes Videosignal erhalten wird.
Fig. 15 zeigt ein Blockschaltbild des Aufbaus einer digitalen VTR-Einrichtung gemäß einem anderen Ausführungsbeispiel der Erfindung. Die gleichen Abschnitte wie die in den Fig. 5 und 7 sind mit den gleichen Bezugszeichen bezeichnet, und auf ihre Beschreibung wird verzichtet.
Eine Vorrichtung gemäß Fig. 5 unterscheidet sich hinsichtlich eines Punkts, dass eine digitale Phasenerfassungsschaltung 30 an Stelle des Phasenvergleiches 20a in Fig. 7 vorgesehen ist. Die digitale Phasenerfassungsschaltung 30 umfasst eine Mustererfassungsschaltung 31 und eine Abtast-Halteschaltung 32.
Das durch den A/D-Wandler 7 digitalisierte digitale Signal wird der Mustererfassungsschaltung 31 zugeführt, und ein dem Muster der Daten entsprechendes Signal wird erzeugt. Ein PR (1, 0, -1)-Signal als Ausgabe des Subtrahierers 6 wird der Abtast-Halteschaltung 32 zugeführt. Die Abtast- Halteschaltung 32 tastet das PR (1, 0, -1)-Signal ab und hält es, wobei sie durch die Ausgabe der Mustererfassungsschaltung 31 gesteuert wird. Durch die Auswahl eines Verfahrens der Mustererfassungsschaltung 31 wird ein der Phasendifferenz zwischen den wiedergegebenen Daten und dem A/D-Wandlungstakt entsprechendes Signal als Ausgabe der Abtast-Halteschaltung 32 erhalten.
Fig. 16 zeigt ein bestimmtes Aufbaubeispiel der digitalen Phasenerfassungsschaltung 30 mit der Verzögerungsschaltung 5 und dem Subtrahierer 6 gemäß Fig. 15. Gemäß Fig. 16 bezeichnen die Bezugszeichen 311 bis 315 Verzögerungsschaltungen zur Verzögerung A/D-gewandelter wiedergegebener Daten 301 um einen Taktzyklus, 3115 einen Dekodierer als logische Arithmetikoperationseinrichtung zum Extrahieren eines bestimmten Musters aus Ausgangssignalen der Verzögerungsschaltungen 311 bis 314, 321 eine Codeinversionsschaltung zum Invertieren eines Codes der Ausgabe des Subtrahierers 6 in Fig. 15, 322 einen Schalter zum Umschalten der Ausgabe des Subtrahierers 6 und der Ausgabe der Codeinversionsschaltung 321 an Hand eines von dem Dekodierer 315 erzeugten Signals (s), 323 eine Latch- Einrichtung zum Abtasten und Halten eines Ausgangssignals des Schalters 322 durch ein von dem Dekodierer 315 erzeugtes Signal (h), wodurch ein Phasenerfassungsausgangssignal 302 erzeugt wird. Die Arithmetikoperationseinrichtung ist durch den Subtrahierer 6 und die Codeinversionsschaltung 321 aufgebaut.
In Fig. 16 werden die A/D-gewandelten wiedergegebenen Daten 301 aufeinanderfolgend durch die Verzögerungsschaltungen 311 bis 314 verzögert. Die Verzögerungsschaltungen 312 und 313 bilden die Verzögerungsschaltung 5 und die Ausgabe der Verzögerungsschaltung 5 wird durch den Subtrahierers 6 subtrahiert und wird zum PR (1, 0, -1)-Signal. Es wird angenommen, dass die MSBs der eingegebenen Daten und ausgegebenen Daten der Verzögerungsschaltungen 311 bis 314 auf (a), (b), (c), (d) und (e) gesetzt sind. Werden die wiedergegebenen Daten A/D-gewandelt, und ist ein Mittelwert dieser wiedergegebenen Daten derart eingestellt, dass er am Mittelpunkt eines A/D-Wandlungsbereichs liegt, werden (a), (b), (c), (d) und (e) zu einer durch Integrationserfassung einer wiedergegebenen Datenkette erhaltenen binären Datenkette. Diese Datenkette wird durch eine spezielle Logik durch den Dekodierer 315 dekodiert, wodurch die Signale (s) und (h) erhalten werden.
Das Signal (s) steuert den Schalter 322 zum Schalten des Ausgangs des Subtrahierers 6 und eines durch Invertieren des Ausgangs des Subtrahierers 6 durch die Codeinversionsschaltung 321 erhaltenen Ausgangs. Das Signal (a) steuert die Latch-Einrichtung 323 und ermöglicht das Abtasten und Halten der Ausgabe des Schalters 322.
Nachstehend wird ein Auswahlverfahren der Signale s und h beschrieben.
Fig. 8 zeigt das Augenmuster des PR (1, 0, -2)-Signals. Dieses Augenmuster hat drei Werte an Datenerfassungspunkten. Wird ein Nulldurchgangspunkt des Augenmusters betrachtet, ist bekannt, dass ein durch den Nulldurchgangspunkt verlaufendes Signal eine Neigung proportional zur Phasendifferenz zwischen den Daten und dem Erfassungspunkt hat. Eine derartige Neigung hat sowohl positive als auch negative Werte. Durch die Durchführung vorbestimmter arithmetischer Logikoperationen durch den Dekodierer 315, so dass das Signal (s) über die positive oder negative Neigung urteilt, und das Signal (h) den Nulldurchgangspunkt lokalisiert, wird das Phasenerfassungsausgangssignal 302 der digitalen Phasenerfassungsschaltung 30 auf einen Wert eingestellt, bei dem der Durchschnittspegel proportional zur Phasendifferenz zwischen den Daten und dem Erfassungspunkt ist.
Wie es aus dem vorstehend angeführten Augenmuster ersichtlich ist, hat die Neigung am Nulldurchgangspunkt verschiedene Werte in Abhängigkeit von den Datenmustern und die Neigung der Phasenvergleichscharakteristiken (Phasenerfassungsempfindlichkeit) schwankt auch in Abhängigkeit von den Datenmustern. Im Fall der Verwendung in der Schleife der PLL-Schaltung verursacht diese Neigung allerdings lediglich eine Schwankung des Mittelwerts der Schleifenverstärkung, so dass kein Problem auftritt.
Als erfindungsgemäßes Verfahren zum Erhalten der Signale (s) und (h) werden Signale durch die Durchführung der arithmetischen Logikoperationen bei der integrationserfassten Datenkette erhalten. Fig. 17 zeigt ein Beispiel einer Wahrheitstabelle von (s) und (h).
In Fig. 17 sind (b-d), das heißt die Ausgabe des Subtrahierers 6 und Logikwerte der Signale (s) und (h) für die Integrationserfassungsdaten (a), (b), (c), (d) und (e) gezeigt. (s) gibt an, ob die Neigung (b-d) positiv oder negativ ist, und (h) gibt an, ob (b-d) am Nulldurchgangspunkt liegt oder nicht. (s) und (h) können durch einfache logische Arithmetikoperationen an Hand der Wahrheitstabelle ausgedrückt werden. Beispielsweise können sie wie folgt ausgedrückt werden.
h = (b d) + a c e + a c e
S = C
Wobei eine ausschließende Oder-Verknüpfung bezeichnet.
Die vorstehend angeführten Logikoperationen sind im Fall erfüllt, dass keine Fehler in den integrationserfassten Daten (a), (b), (c), (d) und (e) vorhanden sind. Weicht die Phase zwischen den Daten und dem Takt ab, treten Fehler in den Daten der Erfassungsausgabe 302 auf. Obwohl in diesem Fall das Ausgangssignal der digitalen Phasenerfassungsschaltung 30 fehlerhaft abgetastet wird, nähert sich der betrachtete Mittelwert 0 mit Erhöhung der Fehler an. Somit werden Phasenvergleichscharakteristiken wie in Fig. 18 gezeigt erhalten. In Fig. 18 werden lineare Vergleichscharakteristiken für einen Bereich von ungefähr +/- 100 Grad erhalten, so dass ein ausreichender Phasenverriegelungsbereich als PLL erhalten wird.
Ist die PLL-Schaltung zur Extraktion des Takts unter Verwendung der digitalen Phasenerfassungsschaltung 30 wie im Ausführungsbeispiel aufgebaut, gibt es, da die durch den Takt abgetasteten (1, 0, -1)-Daten selbst zum Liegen auf dem Nulldurchgangspunkt gesteuert werden, keinen Schwankungsfaktor der verriegelten Phase, so dass keine Anpassung erforderlich ist. Wird das Schleifenfilter 20b auch durch eine digitale Arithmetikoperation realisiert, gibt es keine Gleichanteilverschiebung oder dergleichen, die ein Problem in einer analogen Schaltung verursacht, so dass die Anpassung des PLL-Abschnitts nahezu nicht erforderlich ist. Die Ausgabe des VCO 20c wird einer anderen vorbestimmten Schaltung als Arbeitstakt zugeführt.
Da gemäß dem Ausführungsbeispiel wie vorstehend angeführt die Phasenerfassungsausgabe direkt aus den A/D-gewandelten Daten erhalten wird, kann die Stabilität der PLL-Schaltung zur Extraktion des Takts erhöht werden, eine Nicht- Anpassung realisiert werden, und Fehler verringert werden.
Obwohl bei der vorstehenden Beschreibung die Genauigkeit (die Anzahl der Bits) der Arithmetikoperation der Daten, das heißt, mit welcher Bitanzahl pro Abtastwert die Daten durch den A/D-Wandler 7 quantisiert werden, nicht erwähnt wurde, werden im Allgemeinen zufriedenstellende Charakteristiken (S/N-Verhältnis) mit 5 Bits oder weniger erreicht. Die Bitanzahl kann auf ungefähr 2 Bits unter Berücksichtigung der Leistung verringert werden, so dass auch der Schaltungsumfang klein ist.
Obwohl gemäß den Ausführungsbeispielen der Fall als Beispiel beschrieben wurde, dass die Erfindung bei der digitalen VTR-Einrichtung angewendet wird, ist die Erfindung nicht auf diese Ausführungsbeispiele beschränkt, sondern kann auch bei einem System zur Übertragung und Wiedergabe binärer Daten, beispielsweise einer Kommunikation (Funkwelle, Glasfaser, und so weiter), optischen Disk oder dergleichen, angewendet werden. In diesem Fall wird gemäß der Natur jedes Übertragungswegs beispielsweise die Erfassung von drei Werten wie PR (1, - 1), PR (1, 1) und dergleichen, verschiedene von PR (1, 0, - 1) ausgewählt, und eine digitale Phasenerfassungsschaltung ähnlich der der Erfindung kann aufgebaut werden.
Als Beispiele sind Aufbaubeispiele der digitalen Phasenerfassungsschaltung im Fall PR (1, -1) in den Fig. 19 und 20 gezeigt. Die Fig. 19 und 20 unterscheiden sich hinsichtlich des Punkts, dass der Subtrahierer 6 eine Differenz zwischen den Daten und den um einen Takt verzögerten Daten erhält, und unterscheiden sich auch von dem Fall, dass die Logik des Dekoders 315 gleich PR (1, 0, -1) wie in Fig. 15 gezeigt ist.
Das heißt, in Fig. 19 wird eine Verzögerungsschaltung 311 verwendet, ein Ex-Oder- (Exklusiv-Oder-) Gatter wird als Dekodierer 315 verwendet, das Signal (h) wird durch die MSBs (b) und (c) eines Eingangs- und eines Ausgangssignals des Ex-Oder-Gatters erhalten, und (c) wird auf das Signal (s) gesetzt. Gemäß Fig. 20 werden drei Verzögerungsschaltungen 311 bis 313 verwendet, und die. Verzögerungsausgaben und das MSB der wiedergegebenen Daten 301 werden als (a), (b), (c) und (d) in dem Dekodierer 315 addiert, so dass die Signale (s) und (h) durch die in der Darstellung gezeigten logischen Ausdrücke erhalten werden.
Da wie vorstehend beschrieben gemäß den vorhergehenden Ausführungsbeispielen das bestimmte Muster in dem eingegebenen digitalen Signal erfasst wird, und der Takt auf der Grundlage des Steuersignals erzeugt wird, das auf der Grundlage der Differenz zwischen den als Antwort auf die Erfassungszeitpunkte extrahierten digitalen Signalen ausgebildet wurde, gibt es eine Wirkung dahingehend, dass ein mit der Phase des eingegebenen digitalen Signals synchronisierte Takt ausgebildet werden kann.
Unter Verwendung des wie vorstehend angeführt ausgebildeten Takts als Takt beispielsweise zum Zeitpunkt der A/D- Wandlung, gibt es selbst im Fall, dass die Fensterbreite in der Richtung der Zeitachse des Augenmusters enger als beim Teilantwortsystem ist, da die Phase des A/D-Wandlungstakts optimiert werden kann, einen Effekt dahingehend, dass wiedergegebene Fehler verringert werden können.
Gemäß den vorstehend beschriebenen Ausführungsbeispielen ist die Vorrichtung auf eine Weise aufgebaut, dass das eingegebene digitale Signal aufeinanderfolgend an jeder Stufe jeder Verzögerungsschaltung um einen Takt verzögert wird, die (N) Daten der verzögerten Daten und das eingegebene digitale Signal auf binäre Weise beurteilt werden, vorbestimmte logische Arithmetikoperationen unter Verwendung der an Hand des Ergebnisses der vorstehend angeführten Beurteilung erhaltenen N-Bit-Daten durchgeführt werden, eine Differenz oder Summe zweier Daten unter den (N) Daten erhalten wird, ein Wert der Differenz oder Summe entsprechend dem Ergebnis der arithmetischen Logikoperationen gespeichert wird, der Oszillator durch den gespeicherten Wert gesteuert wird, und dieses Oszillationsausgangssignal als Takt bei den Signalverarbeitungen verwendet wird. Da daher das Phasenerfassungsausgangssignal direkt aus dem eingegebenen digitalen Signal erhalten wird, kann der Takt stabil extrahiert werden. Somit ergeben sich die Wirkungen, dass eine Nicht-Anpassung realisiert und Fehler bei den Signalverarbeitungen verringert werden können.

Claims

1. Verarbeitungsvorrichtung für ein digitales Signal mit

a) einer Eingabeeinrichtung (1 bis 7), die eine Umwandlungseinrichtung (7) zur Eingabe eines Signals, dessen Amplitude sich auf analoge Weise ändert, und zur Umwandlung dieses Signals in ein digitales Eingangssignal umfasst,

b) einer Erfassungseinrichtung (13; 31) zur Erfassung eines bestimmten Musters in dem digitalen Eingangssignal,

c) einer Abtasteinrichtung (14; 32) zur Abtastung eines Abschnitts des digitalen Eingangssignals, der dem bestimmten Muster in dem digitalen Eingangssignal entspricht, als Antwort auf ein Ausgangssignal der Erfassungseinrichtung, und

d) einer Erzeugungseinrichtung (15, 16, 17) zur Erzeugung eines Taktsignals, dessen Phase mit der des digitalen Eingangssignals gemäß einem Ausgangssignal der Abtasteinrichtung synchronisiert ist, wobei die Umwandlungseinrichtung zur Durchführung eines Umwandlungsvorgangs entsprechend dem durch die Erzeugungseinrichtung erzeugten Taktsignal eingerichtet ist.

2. Vorrichtung nach Anspruch 1, wobei die Erfassungseinrichtung zur Erfassung einer Vielzahl verschiedener Muster als bestimmtes Muster eingerichtet ist.

3. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei die Erzeugungseinrichtung eine Einrichtung zur Extrahierung von Teilen (b; d) des digitalen Eingangssignals gemäß einem Ausgangssignal (h) der Erfassungseinrichtung umfasst, und die Abtasteinrichtung (323) zum Abtasten und Halten einer Differenz der extrahierten Teile des digitalen Signals eingerichtet ist.

4. Vorrichtung nach Anspruch 3, wobei die Erzeugungseinrichtung eine Verzögerungseinrichtung (5) zur Verzögerung des digitalen Eingangssignals von der Eingabeeinrichtung und eine Subtraktionseinrichtung (6) zur Subtraktion des durch die Verzögerungseinrichtung ausgegebenen digitalen Signals von dem durch die Eingabeeinrichtung ausgegebenen digitalen Eingangssignal umfasst, und wobei die abtasteinrichtung zum Abtasten und Halten eines Ausgangssignals der Subtraktionseinrichtung eingerichtet ist.

5. Vorrichtung nach Anspruch 4, wobei die Erfassungseinrichtung zur Erfassung des bestimmten Musters derart eingerichtet ist, dass Null-Durchgangspunkte bei einer Vielzahl von Abtastwerten des Abschnitts des digitalen Eingangssignals auftreten, die aufeinanderfolgend von der Subtraktionseinrichtung entsprechend dem bestimmten Muster ausgegeben werden.

6. Vorrichtung nach Anspruch 3, wobei die Erfassungseinrichtung zur Erfassung des bestimmten Musters in dem digitalen Signal durch die Verwendung von Daten aus N aufeinanderfolgenden Abtastwerten in dem digitalen Eingangssignal eingerichtet ist, wobei N ≥ 3 ist.

7. Vorrichtung nach Anspruch 1, wobei die Erzeugungseinrichtung ein Schleifenfilter (15; 20b), in das das Ausgangssignal der Abtasteinrichtung eingegeben wird, und eine Oszillationseinrichtung (17) zur Erzeugung des Taktsignals an einer Frequenz umfasst, die einem Ausgangssignal des Schleifenfilters entspricht.

8. Vorrichtung nach Anspruch 1, wobei das digitale Eingangssignal Charakteristiken aufweist, die einer partiellen Antwort (1, 0, -1) entsprechen.

Vorrichtung nach Anspruch 8, wobei die Erfassungseinrichtung zur Erfassung eingerichtet ist, ob ein Null-Durchgangspunkt zwischen zwei aufeinanderfolgenden Abtastwerten in dem digitalen Eingangssignal vorhanden ist oder nicht.

10. Vorrichtung nach Anspruch 1, wobei das digitale Eingangssignal ein digitales Signal einer Vielzahl von Bits pro einem Abtastwert ist, und die Vorrichtung ferner eine Viterbi- Dekodiereinrichtung (8) zur Erfassung des digitalen Signals eines Bits pro einem Abtastwert aus dem digitalen Eingangssignal unter Verwendung eines Viterbi-Algorithmus aufweist.

11. Vorrichtung nach Anspruch 1, wobei die Eingabeeinrichtung eine Wiedergabeeinrichtung (3) zur Wiedergabe eines aufgezeichneten Signals von einem magnetischen Aufzeichnungsmedium und eine Ausgleichseinrichtung (4) zum Ausgleichen des durch die Wiedergabeeinrichtung wiedergegebenen Signals umfasst, und wobei die Ausgleichseinrichtung Ausgleichscharakteristiken aufweist, um Charakteristiken eines magnetischen Aufzeichnungs- und Wiedergabesystems zu kompensieren.

12. Vorrichtung nach Anspruch 8, wobei die Eingabeeinrichtung eine Empfangseinrichtung zum Empfangen des digitalen Signals und eine Verarbeitungseinrichtung zur Ausführung eines Vorgangs, der einer partiellen Antwort (1, 0, -1) entspricht, für das digitale Signal von der Empfangseinrichtung umfasst.

13. Vorrichtung nach Anspruch 1, wobei die Erfassungseinrichtung umfasst

eine Verzögerungseinrichtung (311, 312, 313, 314), die an N-1 Stufen zur Verzögerung des digitalen Eingangssignals um N Takte angeschlossen ist, wobei 142 ist,

eine Logik-Arithmetikoperationseinrichtung (315) zur binären Beurteilung der digitalen Signale von N - 1 Abtastwerten des digitalen Eingangssignals und der digitalen Signale von N + 1 Abtastwerten, die von jeder Stufe der Verzögerungseinrichtung jeweils erhalten werden, und zur Durchführung vorbestimmter logischer arithmetischer Operationen unter Verwendung von Daten von N + 1 Bits, die als Beurteilungsergebnisse erhalten werden, und

eine Arithmetikoperationseinrichtung (6) zum Erhalten einer Summe oder Differenz zwischen zwei Abtastwerten unter den Digitalen Signalen von N Abtastwerten, wobei die abtasteinrichtung zum Abtasten und Halten eines Ausgangssignals der Arithmetikoperationseinrichtung auf der Grundlage eines Ausgangssignals der Logik-Arithmetikoperationseinrichtung eingerichtet ist.

14. Vorrichtung nach Anspruch 13, wobei die Logik- Arithmetikoperationseinrichtung zur Beurteilung, ob Null- Durchgangspunkte unter einer Vielzahl aufeinanderfolgender Abtastwerte in dem digitalen Eingangssignal vorhanden sind oder nicht, auf der Grundlage der digitalen Signale von N Abtastwerten, und zur Beurteilung einer positiven oder negativen Steigung unter einer Vielzahl von Abtastwerten eingerichtet ist, die durch die Null-Durchgangspunkte laufen.

15. Vorrichtung nach Anspruch 13, wobei die Arithmetikoperationseinrichtung derart arbeitet, dass entsprechend einem Beurteilungsergebnis über eine positive oder negative Steigung der Vielzahl der Abtastwerte durch die Logik- Arithmetikoperationseinrichtung die Polarität der Steigung invertiert werden kann, und die Latch-Einrichtung zur Durchführung des Latch-Vorgangs entsprechend dem Beurteilungsergebnis des Null-Durchgangspunkts durch die Logik- Arithmetikoperationseinrichtung eingerichtet ist.

6. Vorrichtung nach Anspruch 13, wobei das digitale Eingangssignal ein Signal einer Vielzahl von Bits pro einem Abtastwert ist, und die Daten von N Bits durch die höstwertigen Bits der digitalen Signale von N Abtastwerten gebildet werden.

17. Verfahren zum Extrahieren eines Taktsignals für eine Analog-zu-Digital-Wandlung und Dekodieren von Daten aus einem Empfangenen Signal, dessen Signalverlauf Abschnitte mit einem vorbestimmten Muster umfasst, das eine Charakteristik der kodierten Daten darstellt, mit den Schritten

a) Erzeugen eines Taktsignals durch den Betrieb eines PLL- Kreises (14, 15, 16, 17),

b) Analog-zu-Digital-Wandeln des empfangenen Signals zum Erhalten eines digitalen Signals durch Abtasten des empfangenen Signals entsprechend dem Taktsignal,

c) Erfassen des Auftretens des vorbestimmten Musters in dem digitalen Signal,

d) Auswählen als Antwort auf die Erfassung jeden Auftretens des vorbestimmten Musters eines jeweiligen Werts des digitalen Signals, der dem Signalverlaufabschnitt entspricht, in dem das Muster auftritt, und

e) Eingeben lediglich der ausgewählten Werte des digitalen Signals in den PLL-Kreis als Phasenerfassungssignal zur Erzeugung des Taktsignals.