JP4178680B2 - Ｐｌｌ回路及び位相誤差検出方法 - Google Patents
Ｐｌｌ回路及び位相誤差検出方法 Download PDFInfo
- Publication number
- JP4178680B2 JP4178680B2 JP24389999A JP24389999A JP4178680B2 JP 4178680 B2 JP4178680 B2 JP 4178680B2 JP 24389999 A JP24389999 A JP 24389999A JP 24389999 A JP24389999 A JP 24389999A JP 4178680 B2 JP4178680 B2 JP 4178680B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- sampling
- phase error
- input signal
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、パーシャルレスポンス（１，０，−１）の３値等化波形の入力信号に対応し、当該入力信号のクロック成分に同期したクロック信号を生成するＰＬＬ回路に関する。また、そのようなＰＬＬ回路における位相誤差検出方法に関する。
【０００２】
【従来の技術】
パーシャルレスポンス（１，０，−１）の３値等化波形の入力信号に対応し、当該入力信号のクロック成分に同期したクロック信号を生成するＰＬＬ回路において、入力信号とクロック信号との位相誤差を、下記式（１）により検出する方法がある。
【０００３】
θi＝Ｂi×Ｄi-1−Ｂi-1×Ｄi ・・・（１）
なお、ここでは、クロック信号を基準として入力信号をサンプリングすることにより得られるデータ列を、｛・・・，Ｂi-1，Ｂi，Ｂi+1，・・・｝としている。すなわち、Ｂi-1はｉ−１番目のサンプリングデータ、Ｂiはｉ番目のサンプリングデータである。また、サンプリングデータから３値のデータ列を仮判定することにより得られるデータ列を、｛・・・，Ｄi-1，Ｄi，Ｄi+1，・・・｝としている。すなわち、Ｄi-1はｉ−１番目の仮判定データ、Ｄiはｉ番目の仮判定データである。
【０００４】
【発明が解決しようとする課題】
パーシャルレスポンス（１，０，−１）の３値等化波形において、（１，１，−１，−１）の繰り返し信号と、（０，１，０，−１）の繰り返し信号は、位相は異なるが、同じ４クロック周期の正弦波に等化される。その様子を図５及び図６に示す。
【０００５】
なお、図５では、（１，１，−１，−１）の繰り返し信号Ｂを示しているともに、その場合に、当該繰り返し信号Ｂから仮判定される仮判定データＤi、並びに、上記式（１）により検出される位相誤差θiを示している。また、図６では、（０，１，０，−１）の繰り返し信号Ｂを示しているとともに、その場合に、当該繰り返し信号Ｂから仮判定される仮判定データＤi、並びに、上記式（１）により検出される位相誤差θiを示している。
【０００６】
図５及び図６に示すように、（１，１，−１，−１）の繰り返し信号と、（０，１，０，−１）の繰り返し信号は、同じ４クロック周期の正弦波に等化される。そのため、上記式（１）のように位相誤差を検出すると、両方の位相を引き込むことがある。すなわち、（１，１，−１，−１）の繰り返し信号が入力された場合、上記式（１）により位相誤差を検出すると、（１，１，−１，−１）の繰り返し信号を正しく引き込む場合と、（０，１，０，−１）の繰り返し信号とみなされて引き込む場合とがある。そのため、位相誤差検出に上記式（１）をそのまま適用したのでは、ＰＬＬ回路として実用にならない。
【０００７】
そこで、従来は、例えば、ＰＬＬ引き込み用のプリアンブル信号に（１，１，−１，−１）の繰り返しパターンを用い、プリアンブル部では仮判定を１／０／−１の３値ではなく、１／−１の２値にするなどの工夫を施している。
【０００８】
しかしながら、このような工夫が常に適用できるとは限らない。例えば、ヘリカルスキャン方式のテープ記録のノントラッキング再生では、再生ヘッドが複数のトラックを横切るため、その都度ＰＬＬ引き込みを行う必要がある。そのため、確実なプリアンブル区間の設定が難しく、上述のような工夫を適用することはできない。
【０００９】
本発明は、以上のような従来の実情に鑑みて提案されたものであり、パーシャルレスポンス（１，０，−１）の３値等化波形の入力信号に対応したＰＬＬ回路において、（１，１，−１，−１）の繰り返し信号が（０，１，０，−１）の繰り返し信号に間違われることを防ぎ、正しい位相引き込みを確実にできるようにすることを目的としている。
【００１０】
【課題を解決するための手段】
本発明に係るＰＬＬ回路は、パーシャルレスポンス（１，０，−１）の３値等化波形の入力信号に対応し、当該入力信号のクロック成分に同期したクロック信号を生成するＰＬＬ回路であって、入力信号サンプリング用のクロック信号を発振するクロック信号発振手段と、上記クロック信号発振手段からのクロック信号を基準として入力信号をサンプリングするサンプリング手段と、上記サンプリング手段によりサンプリングされたデータから３値のデータ列を仮判定する仮判定手段と、入力信号とクロック信号との位相誤差を検出し、当該位相誤差を上記クロック信号発振手段にフィードバックしてクロック信号の位相を制御する位相制御手段とを備え、上記サンプリング手段によりサンプリングされたデータ列のうち、ｉ−１番目のサンプリングデータをＢ ｉ−１ 、ｉ番目のサンプリングデータをＢ ｉ とするとともに、上記仮判定手段により仮判定されたデータ列のうち、ｉ−２番目の仮判定データをＤ ｉ−２ 、ｉ−１番目の仮判定データをＤ ｉ−１ 、ｉ番目の仮判定データをＤ ｉ としたとき、上記位相制御手段は、上記仮判定手段により仮判定されたデータ列（Ｄ ｉ−２ ，Ｄ ｉ−１ ，Ｄ ｉ ）が（−１，０，１），（１，０，−１），（０，１，０），（０，−１，０）のいずれかの場合に、ｉ番目の仮判定データＤ ｉ が（０，１，０，−１）の繰り返しの一部になっていると判断して、ｉ番目のサンプリングデータ及び仮判定データに対応した位相誤差θ ｉ を０とし、上記仮判定手段により仮判定されたデータ列（Ｄ ｉ−２ ，Ｄ ｉ−１ ，Ｄ ｉ ）がパーシャルレスポンス（１，０，−１）の３値等化波形に現れないデータ列である（１，０，１）、及び（−１，０，−１）の何れかの場合には、位相誤差検出を行わず、その他の場合には、ｉ番目のサンプリングデータ及び仮判定データに対応した位相誤差θ ｉ を下記式（１）により求めることを特徴とする。
θ ｉ ＝Ｂ ｉ ×Ｄ ｉ−１ −Ｂ ｉ−１ ×Ｄ ｉ ・・・（１）
【００１３】
また、本発明に係る位相誤差検出方法は、パーシャルレスポンス（１，０，−１）の３値等化波形の入力信号に対応し、当該入力信号のクロック成分に同期したクロック信号を生成するＰＬＬ回路の実行する位相誤差検出方法であって、入力信号とクロック信号との位相誤差を検出する際に、クロック信号を基準として入力信号をサンプリングすることにより得られるデータ列のうち、ｉ−１番目のサンプリングデータをＢ ｉ−１ 、ｉ番目のサンプリングデータをＢ ｉ とするとともに、入力信号をサンプリングすることにより得られたデータから３値のデータ列を仮判定することにより得られるデータ列のうち、ｉ−２番目の仮判定データをＤ ｉ−２ 、ｉ−１番目の仮判定データをＤ ｉ−１ 、ｉ番目の仮判定データをＤ ｉ としたとき、仮判定されたデータ列（Ｄ ｉ−２ ，Ｄ ｉ−１ ，Ｄ ｉ ）が（−１，０，１），（１，０，−１），（０，１，０），（０，−１，０）のいずれかの場合に、ｉ番目の仮判定データＤ ｉ が（０，１，０，−１）の繰り返しの一部になっていると判断して、ｉ番目のサンプリングデータ及び仮判定データに対応した位相誤差θ ｉ を０とし、仮判定されたデータ列（Ｄ ｉ−２ ，Ｄ ｉ−１ ，Ｄ ｉ ）がパーシャルレスポンス（１，０，−１）の３値等化波形に現れないデータ列である（１，０，１）、及び（−１，０，−１）の何れかの場合には、位相誤差検出を行わず、その他の場合には、ｉ番目のサンプリングデータ及び仮判定データに対応した位相誤差θ ｉ を下記式（１）により求めることを特徴とする。
θ ｉ ＝Ｂ ｉ ×Ｄ ｉ−１ −Ｂ ｉ−１ ×Ｄ ｉ ・・・（１）
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。
【００１８】
本発明を適用したＰＬＬ回路のブロック図を図１に示す。このＰＬＬ回路１は、パーシャルレスポンス（１，０，−１）の３値等化波形の入力信号に対応し、当該入力信号のクロック成分に同期したクロック信号を生成するデジタルＰＬＬ回路である。
【００１９】
このＰＬＬ回路１は、入力信号サンプリング用のクロック信号を発振する発振器２と、発振器２からのクロック信号を基準として入力信号をサンプリングしてデジタルデータに変換するＡ／Ｄコンバータ３と、Ａ／Ｄコンバータ３によりサンプリングされたデータから３値のデータ列を仮判定する仮判定部４と、入力信号とクロック信号との位相誤差を検出する位相誤差検出部５と、位相誤差検出部からの位相誤差検出信号からノイズ成分を除去するフィルタ６とを備える。
【００２０】
そして、このＰＬＬ回路１では、位相誤差検出部５により入力信号とクロック信号との位相誤差を検出して、位相誤差検出信号をフィルタ６を介して発振器２にフィードバックする。これにより、入力信号のクロック成分と、発振器２からのクロック信号とが正確に同期するように制御する。すなわち、このＰＬＬ回路１では、発振器２からのクロック信号を基準としてＡ／Ｄコンバータ３により入力信号のサンプリングを行うとともに、このクロック信号が入力信号の所定の検出点でのサンプリングタイミングに一致するように、位相引き込みを行う。
【００２１】
以上のようなＰＬＬ回路１で処理される信号の例を図２に示す。図２（ａ）は、もともとの２値信号｛Ａi｝の例を示している。図２（ｂ）は、図２（ａ）の２値信号｛Ａi｝をパーシャルレスポンス（１，０，−１）によって等化した３値等化信号｛Ａi’｝を示している。なお、Ａi’＝Ａi−Ａi-2である。
【００２２】
図２（ｃ）は、図２（ｂ）の３値等化信号｛Ａi’｝に対応した実際の３値等化波形を示している。上記ＰＬＬ回路１では、このような３値等化波形が入力信号としてＡ／Ｄコンバータ３に入力される。すなわち、この３値等化波形をＡ／Ｄコンバータ３でサンプリングすることで、サンプリングデータ列｛Ｂi｝が得られる。
【００２３】
なお、図２（ｃ）中の白丸は、最適サンプリングタイミングを示している。また、図２（ｃ）中の点線は、スレッシュホールドレベルを示している。仮判定部４における３値のデータ列の仮判定は、このスレッシュホールドレベルを基準として行われる。そして、図２（ｄ）は、このように仮判定部４で仮判定された３値のデータ列｛Ｄi｝を示している。
【００２４】
そして、上記ＰＬＬ回路１では、入力信号とクロック信号との位相誤差を位相誤差検出部５により、下記式（１）により求める。
【００２５】
θi＝Ｂi×Ｄi-1−Ｂi-1×Ｄi ・・・（１）
なお、ここでは、クロック信号を基準としてＡ／Ｄコンバータ３により入力信号をサンプリングすることで得られるデータ列を、｛・・・，Ｂi-1，Ｂi，Ｂi+ 1，・・・｝としている。すなわち、Ｂi-1はｉ−１番目のサンプリングデータ、Ｂiはｉ番目のサンプリングデータである。また、仮判定部４によりサンプリングデータから３値のデータ列を仮判定することで得られるデータ列を、｛・・・，Ｄi-1，Ｄi，Ｄi+1，・・・｝としている。すなわち、Ｄi-1はｉ−１番目の仮判定データ、Ｄiはｉ番目の仮判定データである。
【００２６】
つぎに、図３を参照して、上記式（１）に基づく位相誤差検出について説明する。なお、図３は入力信号が（１，１，−１，−１，１，１）の場合の例を示しており、図３（ａ）はサンプリング位相誤差が無い場合、図３（ｂ）はサンプリングの位相が遅れている場合、図３（ｃ）はサンプリングの位相が進んでいる場合を示している。
【００２７】
サンプリング位相誤差が無い図３（ａ）の場合、各サンプリング点において、サンプリングデータＢiは、それぞれ（１，１，−１，−１，１，１）となる。このとき、仮判定データＤiは、それぞれ（１，１，−１，−１，１，１）となり、位相誤差θiは、それぞれ（０，０，０，０，０，０）となる。
【００２８】
一方、サンプリングの位相が遅れている図３（ｂ）の例の場合、各サンプリング点において、サンプリングデータＢiは、それぞれ（１．２，０．７，−１．２，−０．７，１．２，０．７）となっている。このとき、仮判定データＤiは、それぞれ（１，１，−１，−１，１，１）となり、位相誤差θiは、それぞれ（−０．５，−０．５，−０．５，−０．５，−０．５，−０．５）となる。
【００２９】
また、サンプリングの位相が進んでいる図３（ｃ）の例の場合、各サンプリング点において、サンプリングデータＢiは、それぞれ（０．７，１．２，−０．７，−１．２，０．７，１．２）となっている。このとき、仮判定データＤiは、それぞれ（１，１，−１，−１，１，１）となり、位相誤差θｉは、それぞれ（０．５，０．５，０．５，０．５，０．５，０．５）となる。
【００３０】
図３（ａ）〜（ｃ）から分かるように、サンプリング位相誤差が無いとき、θiは０となり、サンプリングの位相が遅れているとき、θiは負となり、サンプリングの位相が進んでいるとき、θiは正となる。したがって、上記式（１）によりθiを求めることで、位相誤差を検出することができる。
【００３１】
しかしながら、位相誤差を上記式（１）で定義した場合、当該位相誤差θiは、図５及び図６に示したように、クロック信号が波形の検出点に一致したときに０となるだけでなく、検出点と検出点のちょうど間になったときにも０となる場合がある。すなわち、クロック位相が検出点の近傍にあるならば検出点に引き込まれるが、１８０°近く位相がずれた位置にあると、１８０°ずれた位相に引き込まれてしまう。なお、以下の説明では、このように１８０°ずれた位相に引き込まれてしまうことを、「裏ロック」と称する。
【００３２】
裏ロックは、仮検出を誤るから起こる。仮検出が±１８０°の位相ずれまで正しければ、裏ロックするようなことはないが、これは必ず起こり得る。ただし、１８０°ずれた位相に引き込む位相範囲よりも、正しい検出点に引き込む位相範囲の方が広い。なぜなら、波形の曲率カーブの特性により、正しく仮検出されることの方が多いからである。したがって、入力信号がランダムパターンの場合には、ＰＬＬ回路として十分に成立する。
【００３３】
問題となるのは、（１，１，−１，−１）の繰り返し信号と、（０，１，０，−１）の繰り返し信号である。すなわち、（１，１，−１，−１）の繰り返し信号が入力された場合、上記式（１）により位相誤差を検出すると、（１，１，−１，−１）の繰り返し信号を（０，１，０，−１）の繰り返し信号に間違えて位相引き込みを行ってしまう場合がある。
【００３４】
そこで、本発明を適用したＰＬＬ回路１では、仮判定部４により仮判定されたデータ列｛Ｄi｝が（０，１，０，−１）の繰り返しを含み、ｉ番目の仮判定データＤiが（０，１，０，−１）の繰り返しの一部になっていると判断した場合には、ｉ番目のサンプリングデータ及び仮判定データに対応した位相誤差θiを０とする。これにより、（１，１，−１，−１）の繰り返し信号が（０，１，０，−１）の繰り返し信号に間違われることを防ぎ、正しい位相引き込みが確実にできるようになる。
【００３５】
以上のようなＰＬＬ回路１において、（１，１，−１，−１）の繰り返し信号が入力されたときの様子を図４に示す。なお、図４では、Ａ／Ｄコンバータ３に入力される（１，１，−１，−１）の繰り返し信号に対応した３値等化波形Ｂを示しているともに、そのときに仮判定される仮判定データＤi、並びに、検出される位相誤差θiを示している。図４に示すように、上記ＰＬＬ回路１では、１８０°ずれた位相の近傍では、位相誤差θi＝０としているので、裏ロックが起こるようなことはない。
【００３６】
ところで、情報を記録する場合、記録チャネルの特性（記録再生用デバイスや記録媒体の特性、或いは、波形等化の特性など）に合わせて、記録情報をデジタル変調して記録するのが一般的である。
【００３７】
そして、低域が６ｄＢ／ｏｃｔで減衰し、ＤＣ成分を通さない磁気記録系では、記録信号が、２値の記録レベル（１，０）のバランスが取れているＤＣフリーの信号に変換されることが多い。すなわち、記録信号は、ＤＣ成分が無く低域スペクトルも少ないＤＣフリーのコードにデジタル変調されることが多い。
【００３８】
なお、パーシャルレスポンス（１，０，−１）では波形等化により低域を落とすので、必ずしもＤＣフリーのコードを使う必要はない。しかし、大きな符号利得が得られるトレリスコードは、ＤＣフリーコードになっており、パーシャルレスポンス（１，０，−１）とＤＣフリーコードを組み合わせるケースは多い。
【００３９】
そして、本発明を適用したＰＬＬ回路１は、入力信号が、ＤＣフリーのコードをパーシャルレスポンス（１，０，−１）で等化した信号の場合に特に好適である。以下、このことについて説明する。
【００４０】
パーシャルレスポンス（１，０，−１）での波形等化後に、（０，１、０，−１）の繰り返しとなるのは、次に２つのケースだけである。なお、｛Ａi｝は、もともとの２値信号であり、｛Ａi’｝は、２値信号｛Ａi｝をパーシャルレスポンス（１，０，−１）で波形等化した３値等化信号である。
【００４１】
第１のケース
｛Ａi ｝＝0, 0, 0, 1, 0, 0, 0, 1, 0, 0, 0, 1, 0, 0, 0, 1, 0, 0,
｛Ａi'｝＝ 0, 1, 0,-1, 0, 1, 0,-1, 0, 1, 0,-1, 0, 1, 0,-1,
第２のケース
｛Ａi ｝＝1, 0, 1, 1, 1, 0, 1, 1, 1, 0, 1, 1, 1, 0, 1, 1, 1, 0,
｛Ａi'｝＝ 0, 1, 0,-1, 0, 1, 0,-1, 0, 1, 0,-1, 0, 1, 0,-1,
これらのケースにおいて、２値信号｛Ａi｝を見ると、１と０の出現の割合が３：１又は１：３の比になっている。したがって、これらのパターンでは、ＤＣ成分が急激に蓄積する。したがって、２値の記録レベル（１，０）のバランスが取れているＤＣフリーコードでは、このようなパターンが長く連続することはない。
【００４２】
上述したように、本発明を適用したＰＬＬ回路１では、３値等化信号｛Ａi’｝から仮検出されたデータＤiが（０，１，０，−１）の繰り返しの一部になっている場合に、位相誤差θiを０とし、位相誤差検出を行わないようにするが、このような区間があまりに長いと、位相誤差が大きくなってしまう恐れがある。
【００４３】
しかし、ＤＣフリーのコードの場合には、上述した第１のケースや第２のケースのパターンが長く連続することはないので、その区間だけ位相誤差検出を行わないようにしたとしても、問題が生じるようなことはない。したがって、上記ＰＬＬ回路１は、入力信号がＤＣフリーのコードの場合に特に好適である。
【００４４】
つぎに、以上のようなＰＬＬ回路１において、サンプリングデータから仮検出されたデータ列｛Ｄi｝が（０，１，０，−１）の繰り返しの一部になっているか否かをどのように判断するかについて、具体的な例を挙げて説明する。
【００４５】
まず、サンプリングデータの２サンプル前まで考慮して判定する場合について説明する。ここでは、ｉ番目の仮判定データＤiに対応した位相誤差θiの算出方法を、当該仮判定データＤiと、ｉ−１番目の仮判定データＤi-1と、ｉ−２番目の仮判定データＤi-2とに基づいて判定する。そして、サンプリングデータの２サンプル前まで考慮して判定する場合は、サンプリングデータから仮検出されたデータ列に応じて、表１に示すように位相誤差を求める。
【００４６】
【表１】
【００４７】
表１に示すように、（Ｄi-2，Ｄi-1，Ｄi）が（−１，０，１），（１，０，−１），（０，１，０），（０，−１，０）のいずれかの場合には、ｉ番目の仮判定データＤiが（０，１，０，−１）の繰り返しの一部になっていると判断し、その場合には、位相誤差θi＝０とする。そして、その他の場合には、位相誤差θiを上記式（１）により求める。このようにすることで、（１，１，−１，−１）の繰り返し信号が（０，１，０，−１）の繰り返し信号に間違われることを防ぎ、正しい位相引き込みが確実にできるようになる。
【００４８】
なお、（Ｄi-2，Ｄi-1，Ｄi）＝（１，０，１）、（Ｄi-2，Ｄi-1，Ｄi）＝（−１，０，−１）となるのはルール外であり、これらのパターンはパーシャルレスポンス（１，０，−１）の３値等化波形には現れないはずである。もしこれらが現れた場合には、位相誤差検出は行わないものとする。
【００４９】
つぎに、サンプリングデータの３サンプル前まで考慮して判定する場合について説明する。ここでは、ｉ番目の仮判定データＤiに対応した位相誤差θiの算出方法を、当該仮判定データＤiと、ｉ−１番目の仮判定データＤi-1と、ｉ−２番目の仮判定データＤi-2と、ｉ−３番目の仮判定データＤi-3とに基づいて判定する。この場合は、サンプリングデータから仮検出されたデータ列に応じて、表２に示すように位相誤差を求める。
【００５０】
【表２】
【００５１】
表２に示すように、（Ｄi-3，Ｄi-2，Ｄi-1，Ｄi）が（０，−１，０，１），（０，１，０，−１），（−１，０，１，０），（１，０，−１，０）のいずれかの場合には、ｉ番目の仮判定データＤiが（０，１，０，−１）の繰り返しの一部になっていると判断し、その場合には、位相誤差θi＝０とする。そして、その他の場合には、ｉ番目のサンプリングデータ及び仮判定データに対応した位相誤差θiを上記式（１）により求める。このようにすることで、（１，１，−１，−１）の繰り返し信号が（０，１，０，−１）の繰り返し信号に間違われることを防ぎ、正しい位相引き込みが確実にできるようになる。
【００５２】
なお、（Ｄi-2，Ｄi-1，Ｄi）＝（１，０，１）、（Ｄi-3，Ｄi-2，Ｄi-1，Ｄi）＝（１，０，１，０）、（Ｄi-2，Ｄi-1，Ｄi）＝（−１，０，−１）、（Ｄi-3，Ｄi-2，Ｄi-1，Ｄi）＝（−１，０，−１，０）となるのはルール外であり、これらのパターンはパーシャルレスポンス（１，０，−１）の３値等化波形には現れないはずである。もしこれらが現れた場合には、位相誤差検出は行わないものとする。
【００５３】
【発明の効果】
以上詳細に説明したように、本発明によれば、パーシャルレスポンス（１，０，−１）の３値等化波形の入力信号に対応したＰＬＬ回路において、（１，１，−１，−１）の繰り返し信号が（０，１，０，−１）の繰り返し信号に間違われることを防ぎ、正しい位相引き込みを確実にできるようにすることができる。
【００５４】
特に本発明は、ヘリカルスキャン方式のテープ記録のノントラッキング再生のように、記録トラックの途中のいかなる場所からも位相ロックをかける機能が必要なシステムにおいて、非常に有効である。
【図面の簡単な説明】
【図１】本発明を適用したＰＬＬ回路の一構成例を示すブロック図である。
【図２】上記ＰＬＬ回路で処理される信号の例を示す図である。
【図３】上記式（１）に基づく位相誤差検出を説明するための図であり、図３（ａ）はサンプリング位相誤差が無い場合を示す図、図３（ｂ）はサンプリングの位相が遅れている場合を示す図、図３（ｃ）はサンプリングの位相が進んでいる場合を示す図である。
【図４】本発明を適用したＰＬＬ回路において、（１，１，−１，−１）の繰り返し信号が入力されたときに、仮判定される仮判定データＤi、並びに、検出される位相誤差θiを示す図である。
【図５】従来のＰＬＬ回路において、（１，１，−１，−１）の繰り返し信号が入力されたときに、仮判定される仮判定データＤi、並びに、検出される位相誤差θiを示す図である。
【図６】従来のＰＬＬ回路において、（０，１，０，−１）の繰り返し信号が入力されたときに、仮判定される仮判定データＤi、並びに、検出される位相誤差θiを示す図である。
【符号の説明】
１ ＰＬＬ回路、 ２ 発振器、 ３ Ａ／Ｄコンバータ、 ４ 仮判定部、
５ 位相誤差検出部、 ６ フィルタ
【発明の属する技術分野】
本発明は、パーシャルレスポンス（１，０，−１）の３値等化波形の入力信号に対応し、当該入力信号のクロック成分に同期したクロック信号を生成するＰＬＬ回路に関する。また、そのようなＰＬＬ回路における位相誤差検出方法に関する。
【０００２】
【従来の技術】
パーシャルレスポンス（１，０，−１）の３値等化波形の入力信号に対応し、当該入力信号のクロック成分に同期したクロック信号を生成するＰＬＬ回路において、入力信号とクロック信号との位相誤差を、下記式（１）により検出する方法がある。
【０００３】
θi＝Ｂi×Ｄi-1−Ｂi-1×Ｄi ・・・（１）
なお、ここでは、クロック信号を基準として入力信号をサンプリングすることにより得られるデータ列を、｛・・・，Ｂi-1，Ｂi，Ｂi+1，・・・｝としている。すなわち、Ｂi-1はｉ−１番目のサンプリングデータ、Ｂiはｉ番目のサンプリングデータである。また、サンプリングデータから３値のデータ列を仮判定することにより得られるデータ列を、｛・・・，Ｄi-1，Ｄi，Ｄi+1，・・・｝としている。すなわち、Ｄi-1はｉ−１番目の仮判定データ、Ｄiはｉ番目の仮判定データである。
【０００４】
【発明が解決しようとする課題】
パーシャルレスポンス（１，０，−１）の３値等化波形において、（１，１，−１，−１）の繰り返し信号と、（０，１，０，−１）の繰り返し信号は、位相は異なるが、同じ４クロック周期の正弦波に等化される。その様子を図５及び図６に示す。
【０００５】
なお、図５では、（１，１，−１，−１）の繰り返し信号Ｂを示しているともに、その場合に、当該繰り返し信号Ｂから仮判定される仮判定データＤi、並びに、上記式（１）により検出される位相誤差θiを示している。また、図６では、（０，１，０，−１）の繰り返し信号Ｂを示しているとともに、その場合に、当該繰り返し信号Ｂから仮判定される仮判定データＤi、並びに、上記式（１）により検出される位相誤差θiを示している。
【０００６】
図５及び図６に示すように、（１，１，−１，−１）の繰り返し信号と、（０，１，０，−１）の繰り返し信号は、同じ４クロック周期の正弦波に等化される。そのため、上記式（１）のように位相誤差を検出すると、両方の位相を引き込むことがある。すなわち、（１，１，−１，−１）の繰り返し信号が入力された場合、上記式（１）により位相誤差を検出すると、（１，１，−１，−１）の繰り返し信号を正しく引き込む場合と、（０，１，０，−１）の繰り返し信号とみなされて引き込む場合とがある。そのため、位相誤差検出に上記式（１）をそのまま適用したのでは、ＰＬＬ回路として実用にならない。
【０００７】
そこで、従来は、例えば、ＰＬＬ引き込み用のプリアンブル信号に（１，１，−１，−１）の繰り返しパターンを用い、プリアンブル部では仮判定を１／０／−１の３値ではなく、１／−１の２値にするなどの工夫を施している。
【０００８】
しかしながら、このような工夫が常に適用できるとは限らない。例えば、ヘリカルスキャン方式のテープ記録のノントラッキング再生では、再生ヘッドが複数のトラックを横切るため、その都度ＰＬＬ引き込みを行う必要がある。そのため、確実なプリアンブル区間の設定が難しく、上述のような工夫を適用することはできない。
【０００９】
本発明は、以上のような従来の実情に鑑みて提案されたものであり、パーシャルレスポンス（１，０，−１）の３値等化波形の入力信号に対応したＰＬＬ回路において、（１，１，−１，−１）の繰り返し信号が（０，１，０，−１）の繰り返し信号に間違われることを防ぎ、正しい位相引き込みを確実にできるようにすることを目的としている。
【００１０】
【課題を解決するための手段】
本発明に係るＰＬＬ回路は、パーシャルレスポンス（１，０，−１）の３値等化波形の入力信号に対応し、当該入力信号のクロック成分に同期したクロック信号を生成するＰＬＬ回路であって、入力信号サンプリング用のクロック信号を発振するクロック信号発振手段と、上記クロック信号発振手段からのクロック信号を基準として入力信号をサンプリングするサンプリング手段と、上記サンプリング手段によりサンプリングされたデータから３値のデータ列を仮判定する仮判定手段と、入力信号とクロック信号との位相誤差を検出し、当該位相誤差を上記クロック信号発振手段にフィードバックしてクロック信号の位相を制御する位相制御手段とを備え、上記サンプリング手段によりサンプリングされたデータ列のうち、ｉ−１番目のサンプリングデータをＢ ｉ−１ 、ｉ番目のサンプリングデータをＢ ｉ とするとともに、上記仮判定手段により仮判定されたデータ列のうち、ｉ−２番目の仮判定データをＤ ｉ−２ 、ｉ−１番目の仮判定データをＤ ｉ−１ 、ｉ番目の仮判定データをＤ ｉ としたとき、上記位相制御手段は、上記仮判定手段により仮判定されたデータ列（Ｄ ｉ−２ ，Ｄ ｉ−１ ，Ｄ ｉ ）が（−１，０，１），（１，０，−１），（０，１，０），（０，−１，０）のいずれかの場合に、ｉ番目の仮判定データＤ ｉ が（０，１，０，−１）の繰り返しの一部になっていると判断して、ｉ番目のサンプリングデータ及び仮判定データに対応した位相誤差θ ｉ を０とし、上記仮判定手段により仮判定されたデータ列（Ｄ ｉ−２ ，Ｄ ｉ−１ ，Ｄ ｉ ）がパーシャルレスポンス（１，０，−１）の３値等化波形に現れないデータ列である（１，０，１）、及び（−１，０，−１）の何れかの場合には、位相誤差検出を行わず、その他の場合には、ｉ番目のサンプリングデータ及び仮判定データに対応した位相誤差θ ｉ を下記式（１）により求めることを特徴とする。
θ ｉ ＝Ｂ ｉ ×Ｄ ｉ−１ −Ｂ ｉ−１ ×Ｄ ｉ ・・・（１）
【００１３】
また、本発明に係る位相誤差検出方法は、パーシャルレスポンス（１，０，−１）の３値等化波形の入力信号に対応し、当該入力信号のクロック成分に同期したクロック信号を生成するＰＬＬ回路の実行する位相誤差検出方法であって、入力信号とクロック信号との位相誤差を検出する際に、クロック信号を基準として入力信号をサンプリングすることにより得られるデータ列のうち、ｉ−１番目のサンプリングデータをＢ ｉ−１ 、ｉ番目のサンプリングデータをＢ ｉ とするとともに、入力信号をサンプリングすることにより得られたデータから３値のデータ列を仮判定することにより得られるデータ列のうち、ｉ−２番目の仮判定データをＤ ｉ−２ 、ｉ−１番目の仮判定データをＤ ｉ−１ 、ｉ番目の仮判定データをＤ ｉ としたとき、仮判定されたデータ列（Ｄ ｉ−２ ，Ｄ ｉ−１ ，Ｄ ｉ ）が（−１，０，１），（１，０，−１），（０，１，０），（０，−１，０）のいずれかの場合に、ｉ番目の仮判定データＤ ｉ が（０，１，０，−１）の繰り返しの一部になっていると判断して、ｉ番目のサンプリングデータ及び仮判定データに対応した位相誤差θ ｉ を０とし、仮判定されたデータ列（Ｄ ｉ−２ ，Ｄ ｉ−１ ，Ｄ ｉ ）がパーシャルレスポンス（１，０，−１）の３値等化波形に現れないデータ列である（１，０，１）、及び（−１，０，−１）の何れかの場合には、位相誤差検出を行わず、その他の場合には、ｉ番目のサンプリングデータ及び仮判定データに対応した位相誤差θ ｉ を下記式（１）により求めることを特徴とする。
θ ｉ ＝Ｂ ｉ ×Ｄ ｉ−１ −Ｂ ｉ−１ ×Ｄ ｉ ・・・（１）
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。
【００１８】
本発明を適用したＰＬＬ回路のブロック図を図１に示す。このＰＬＬ回路１は、パーシャルレスポンス（１，０，−１）の３値等化波形の入力信号に対応し、当該入力信号のクロック成分に同期したクロック信号を生成するデジタルＰＬＬ回路である。
【００１９】
このＰＬＬ回路１は、入力信号サンプリング用のクロック信号を発振する発振器２と、発振器２からのクロック信号を基準として入力信号をサンプリングしてデジタルデータに変換するＡ／Ｄコンバータ３と、Ａ／Ｄコンバータ３によりサンプリングされたデータから３値のデータ列を仮判定する仮判定部４と、入力信号とクロック信号との位相誤差を検出する位相誤差検出部５と、位相誤差検出部からの位相誤差検出信号からノイズ成分を除去するフィルタ６とを備える。
【００２０】
そして、このＰＬＬ回路１では、位相誤差検出部５により入力信号とクロック信号との位相誤差を検出して、位相誤差検出信号をフィルタ６を介して発振器２にフィードバックする。これにより、入力信号のクロック成分と、発振器２からのクロック信号とが正確に同期するように制御する。すなわち、このＰＬＬ回路１では、発振器２からのクロック信号を基準としてＡ／Ｄコンバータ３により入力信号のサンプリングを行うとともに、このクロック信号が入力信号の所定の検出点でのサンプリングタイミングに一致するように、位相引き込みを行う。
【００２１】
以上のようなＰＬＬ回路１で処理される信号の例を図２に示す。図２（ａ）は、もともとの２値信号｛Ａi｝の例を示している。図２（ｂ）は、図２（ａ）の２値信号｛Ａi｝をパーシャルレスポンス（１，０，−１）によって等化した３値等化信号｛Ａi’｝を示している。なお、Ａi’＝Ａi−Ａi-2である。
【００２２】
図２（ｃ）は、図２（ｂ）の３値等化信号｛Ａi’｝に対応した実際の３値等化波形を示している。上記ＰＬＬ回路１では、このような３値等化波形が入力信号としてＡ／Ｄコンバータ３に入力される。すなわち、この３値等化波形をＡ／Ｄコンバータ３でサンプリングすることで、サンプリングデータ列｛Ｂi｝が得られる。
【００２３】
なお、図２（ｃ）中の白丸は、最適サンプリングタイミングを示している。また、図２（ｃ）中の点線は、スレッシュホールドレベルを示している。仮判定部４における３値のデータ列の仮判定は、このスレッシュホールドレベルを基準として行われる。そして、図２（ｄ）は、このように仮判定部４で仮判定された３値のデータ列｛Ｄi｝を示している。
【００２４】
そして、上記ＰＬＬ回路１では、入力信号とクロック信号との位相誤差を位相誤差検出部５により、下記式（１）により求める。
【００２５】
θi＝Ｂi×Ｄi-1−Ｂi-1×Ｄi ・・・（１）
なお、ここでは、クロック信号を基準としてＡ／Ｄコンバータ３により入力信号をサンプリングすることで得られるデータ列を、｛・・・，Ｂi-1，Ｂi，Ｂi+ 1，・・・｝としている。すなわち、Ｂi-1はｉ−１番目のサンプリングデータ、Ｂiはｉ番目のサンプリングデータである。また、仮判定部４によりサンプリングデータから３値のデータ列を仮判定することで得られるデータ列を、｛・・・，Ｄi-1，Ｄi，Ｄi+1，・・・｝としている。すなわち、Ｄi-1はｉ−１番目の仮判定データ、Ｄiはｉ番目の仮判定データである。
【００２６】
つぎに、図３を参照して、上記式（１）に基づく位相誤差検出について説明する。なお、図３は入力信号が（１，１，−１，−１，１，１）の場合の例を示しており、図３（ａ）はサンプリング位相誤差が無い場合、図３（ｂ）はサンプリングの位相が遅れている場合、図３（ｃ）はサンプリングの位相が進んでいる場合を示している。
【００２７】
サンプリング位相誤差が無い図３（ａ）の場合、各サンプリング点において、サンプリングデータＢiは、それぞれ（１，１，−１，−１，１，１）となる。このとき、仮判定データＤiは、それぞれ（１，１，−１，−１，１，１）となり、位相誤差θiは、それぞれ（０，０，０，０，０，０）となる。
【００２８】
一方、サンプリングの位相が遅れている図３（ｂ）の例の場合、各サンプリング点において、サンプリングデータＢiは、それぞれ（１．２，０．７，−１．２，−０．７，１．２，０．７）となっている。このとき、仮判定データＤiは、それぞれ（１，１，−１，−１，１，１）となり、位相誤差θiは、それぞれ（−０．５，−０．５，−０．５，−０．５，−０．５，−０．５）となる。
【００２９】
また、サンプリングの位相が進んでいる図３（ｃ）の例の場合、各サンプリング点において、サンプリングデータＢiは、それぞれ（０．７，１．２，−０．７，−１．２，０．７，１．２）となっている。このとき、仮判定データＤiは、それぞれ（１，１，−１，−１，１，１）となり、位相誤差θｉは、それぞれ（０．５，０．５，０．５，０．５，０．５，０．５）となる。
【００３０】
図３（ａ）〜（ｃ）から分かるように、サンプリング位相誤差が無いとき、θiは０となり、サンプリングの位相が遅れているとき、θiは負となり、サンプリングの位相が進んでいるとき、θiは正となる。したがって、上記式（１）によりθiを求めることで、位相誤差を検出することができる。
【００３１】
しかしながら、位相誤差を上記式（１）で定義した場合、当該位相誤差θiは、図５及び図６に示したように、クロック信号が波形の検出点に一致したときに０となるだけでなく、検出点と検出点のちょうど間になったときにも０となる場合がある。すなわち、クロック位相が検出点の近傍にあるならば検出点に引き込まれるが、１８０°近く位相がずれた位置にあると、１８０°ずれた位相に引き込まれてしまう。なお、以下の説明では、このように１８０°ずれた位相に引き込まれてしまうことを、「裏ロック」と称する。
【００３２】
裏ロックは、仮検出を誤るから起こる。仮検出が±１８０°の位相ずれまで正しければ、裏ロックするようなことはないが、これは必ず起こり得る。ただし、１８０°ずれた位相に引き込む位相範囲よりも、正しい検出点に引き込む位相範囲の方が広い。なぜなら、波形の曲率カーブの特性により、正しく仮検出されることの方が多いからである。したがって、入力信号がランダムパターンの場合には、ＰＬＬ回路として十分に成立する。
【００３３】
問題となるのは、（１，１，−１，−１）の繰り返し信号と、（０，１，０，−１）の繰り返し信号である。すなわち、（１，１，−１，−１）の繰り返し信号が入力された場合、上記式（１）により位相誤差を検出すると、（１，１，−１，−１）の繰り返し信号を（０，１，０，−１）の繰り返し信号に間違えて位相引き込みを行ってしまう場合がある。
【００３４】
そこで、本発明を適用したＰＬＬ回路１では、仮判定部４により仮判定されたデータ列｛Ｄi｝が（０，１，０，−１）の繰り返しを含み、ｉ番目の仮判定データＤiが（０，１，０，−１）の繰り返しの一部になっていると判断した場合には、ｉ番目のサンプリングデータ及び仮判定データに対応した位相誤差θiを０とする。これにより、（１，１，−１，−１）の繰り返し信号が（０，１，０，−１）の繰り返し信号に間違われることを防ぎ、正しい位相引き込みが確実にできるようになる。
【００３５】
以上のようなＰＬＬ回路１において、（１，１，−１，−１）の繰り返し信号が入力されたときの様子を図４に示す。なお、図４では、Ａ／Ｄコンバータ３に入力される（１，１，−１，−１）の繰り返し信号に対応した３値等化波形Ｂを示しているともに、そのときに仮判定される仮判定データＤi、並びに、検出される位相誤差θiを示している。図４に示すように、上記ＰＬＬ回路１では、１８０°ずれた位相の近傍では、位相誤差θi＝０としているので、裏ロックが起こるようなことはない。
【００３６】
ところで、情報を記録する場合、記録チャネルの特性（記録再生用デバイスや記録媒体の特性、或いは、波形等化の特性など）に合わせて、記録情報をデジタル変調して記録するのが一般的である。
【００３７】
そして、低域が６ｄＢ／ｏｃｔで減衰し、ＤＣ成分を通さない磁気記録系では、記録信号が、２値の記録レベル（１，０）のバランスが取れているＤＣフリーの信号に変換されることが多い。すなわち、記録信号は、ＤＣ成分が無く低域スペクトルも少ないＤＣフリーのコードにデジタル変調されることが多い。
【００３８】
なお、パーシャルレスポンス（１，０，−１）では波形等化により低域を落とすので、必ずしもＤＣフリーのコードを使う必要はない。しかし、大きな符号利得が得られるトレリスコードは、ＤＣフリーコードになっており、パーシャルレスポンス（１，０，−１）とＤＣフリーコードを組み合わせるケースは多い。
【００３９】
そして、本発明を適用したＰＬＬ回路１は、入力信号が、ＤＣフリーのコードをパーシャルレスポンス（１，０，−１）で等化した信号の場合に特に好適である。以下、このことについて説明する。
【００４０】
パーシャルレスポンス（１，０，−１）での波形等化後に、（０，１、０，−１）の繰り返しとなるのは、次に２つのケースだけである。なお、｛Ａi｝は、もともとの２値信号であり、｛Ａi’｝は、２値信号｛Ａi｝をパーシャルレスポンス（１，０，−１）で波形等化した３値等化信号である。
【００４１】
第１のケース
｛Ａi ｝＝0, 0, 0, 1, 0, 0, 0, 1, 0, 0, 0, 1, 0, 0, 0, 1, 0, 0,
｛Ａi'｝＝ 0, 1, 0,-1, 0, 1, 0,-1, 0, 1, 0,-1, 0, 1, 0,-1,
第２のケース
｛Ａi ｝＝1, 0, 1, 1, 1, 0, 1, 1, 1, 0, 1, 1, 1, 0, 1, 1, 1, 0,
｛Ａi'｝＝ 0, 1, 0,-1, 0, 1, 0,-1, 0, 1, 0,-1, 0, 1, 0,-1,
これらのケースにおいて、２値信号｛Ａi｝を見ると、１と０の出現の割合が３：１又は１：３の比になっている。したがって、これらのパターンでは、ＤＣ成分が急激に蓄積する。したがって、２値の記録レベル（１，０）のバランスが取れているＤＣフリーコードでは、このようなパターンが長く連続することはない。
【００４２】
上述したように、本発明を適用したＰＬＬ回路１では、３値等化信号｛Ａi’｝から仮検出されたデータＤiが（０，１，０，−１）の繰り返しの一部になっている場合に、位相誤差θiを０とし、位相誤差検出を行わないようにするが、このような区間があまりに長いと、位相誤差が大きくなってしまう恐れがある。
【００４３】
しかし、ＤＣフリーのコードの場合には、上述した第１のケースや第２のケースのパターンが長く連続することはないので、その区間だけ位相誤差検出を行わないようにしたとしても、問題が生じるようなことはない。したがって、上記ＰＬＬ回路１は、入力信号がＤＣフリーのコードの場合に特に好適である。
【００４４】
つぎに、以上のようなＰＬＬ回路１において、サンプリングデータから仮検出されたデータ列｛Ｄi｝が（０，１，０，−１）の繰り返しの一部になっているか否かをどのように判断するかについて、具体的な例を挙げて説明する。
【００４５】
まず、サンプリングデータの２サンプル前まで考慮して判定する場合について説明する。ここでは、ｉ番目の仮判定データＤiに対応した位相誤差θiの算出方法を、当該仮判定データＤiと、ｉ−１番目の仮判定データＤi-1と、ｉ−２番目の仮判定データＤi-2とに基づいて判定する。そして、サンプリングデータの２サンプル前まで考慮して判定する場合は、サンプリングデータから仮検出されたデータ列に応じて、表１に示すように位相誤差を求める。
【００４６】
【表１】
表１に示すように、（Ｄi-2，Ｄi-1，Ｄi）が（−１，０，１），（１，０，−１），（０，１，０），（０，−１，０）のいずれかの場合には、ｉ番目の仮判定データＤiが（０，１，０，−１）の繰り返しの一部になっていると判断し、その場合には、位相誤差θi＝０とする。そして、その他の場合には、位相誤差θiを上記式（１）により求める。このようにすることで、（１，１，−１，−１）の繰り返し信号が（０，１，０，−１）の繰り返し信号に間違われることを防ぎ、正しい位相引き込みが確実にできるようになる。
【００４８】
なお、（Ｄi-2，Ｄi-1，Ｄi）＝（１，０，１）、（Ｄi-2，Ｄi-1，Ｄi）＝（−１，０，−１）となるのはルール外であり、これらのパターンはパーシャルレスポンス（１，０，−１）の３値等化波形には現れないはずである。もしこれらが現れた場合には、位相誤差検出は行わないものとする。
【００４９】
つぎに、サンプリングデータの３サンプル前まで考慮して判定する場合について説明する。ここでは、ｉ番目の仮判定データＤiに対応した位相誤差θiの算出方法を、当該仮判定データＤiと、ｉ−１番目の仮判定データＤi-1と、ｉ−２番目の仮判定データＤi-2と、ｉ−３番目の仮判定データＤi-3とに基づいて判定する。この場合は、サンプリングデータから仮検出されたデータ列に応じて、表２に示すように位相誤差を求める。
【００５０】
【表２】
表２に示すように、（Ｄi-3，Ｄi-2，Ｄi-1，Ｄi）が（０，−１，０，１），（０，１，０，−１），（−１，０，１，０），（１，０，−１，０）のいずれかの場合には、ｉ番目の仮判定データＤiが（０，１，０，−１）の繰り返しの一部になっていると判断し、その場合には、位相誤差θi＝０とする。そして、その他の場合には、ｉ番目のサンプリングデータ及び仮判定データに対応した位相誤差θiを上記式（１）により求める。このようにすることで、（１，１，−１，−１）の繰り返し信号が（０，１，０，−１）の繰り返し信号に間違われることを防ぎ、正しい位相引き込みが確実にできるようになる。
【００５２】
なお、（Ｄi-2，Ｄi-1，Ｄi）＝（１，０，１）、（Ｄi-3，Ｄi-2，Ｄi-1，Ｄi）＝（１，０，１，０）、（Ｄi-2，Ｄi-1，Ｄi）＝（−１，０，−１）、（Ｄi-3，Ｄi-2，Ｄi-1，Ｄi）＝（−１，０，−１，０）となるのはルール外であり、これらのパターンはパーシャルレスポンス（１，０，−１）の３値等化波形には現れないはずである。もしこれらが現れた場合には、位相誤差検出は行わないものとする。
【００５３】
【発明の効果】
以上詳細に説明したように、本発明によれば、パーシャルレスポンス（１，０，−１）の３値等化波形の入力信号に対応したＰＬＬ回路において、（１，１，−１，−１）の繰り返し信号が（０，１，０，−１）の繰り返し信号に間違われることを防ぎ、正しい位相引き込みを確実にできるようにすることができる。
【００５４】
特に本発明は、ヘリカルスキャン方式のテープ記録のノントラッキング再生のように、記録トラックの途中のいかなる場所からも位相ロックをかける機能が必要なシステムにおいて、非常に有効である。
【図面の簡単な説明】
【図１】本発明を適用したＰＬＬ回路の一構成例を示すブロック図である。
【図２】上記ＰＬＬ回路で処理される信号の例を示す図である。
【図３】上記式（１）に基づく位相誤差検出を説明するための図であり、図３（ａ）はサンプリング位相誤差が無い場合を示す図、図３（ｂ）はサンプリングの位相が遅れている場合を示す図、図３（ｃ）はサンプリングの位相が進んでいる場合を示す図である。
【図４】本発明を適用したＰＬＬ回路において、（１，１，−１，−１）の繰り返し信号が入力されたときに、仮判定される仮判定データＤi、並びに、検出される位相誤差θiを示す図である。
【図５】従来のＰＬＬ回路において、（１，１，−１，−１）の繰り返し信号が入力されたときに、仮判定される仮判定データＤi、並びに、検出される位相誤差θiを示す図である。
【図６】従来のＰＬＬ回路において、（０，１，０，−１）の繰り返し信号が入力されたときに、仮判定される仮判定データＤi、並びに、検出される位相誤差θiを示す図である。
【符号の説明】
１ ＰＬＬ回路、 ２ 発振器、 ３ Ａ／Ｄコンバータ、 ４ 仮判定部、
５ 位相誤差検出部、 ６ フィルタ
Claims (6)
- パーシャルレスポンス（１，０，−１）の３値等化波形の入力信号に対応し、当該入力信号のクロック成分に同期したクロック信号を生成するＰＬＬ回路であって、
入力信号サンプリング用のクロック信号を発振するクロック信号発振手段と、
上記クロック信号発振手段からのクロック信号を基準として入力信号をサンプリングするサンプリング手段と、
上記サンプリング手段によりサンプリングされたデータから３値のデータ列を仮判定する仮判定手段と、
入力信号とクロック信号との位相誤差を検出し、当該位相誤差を上記クロック信号発振手段にフィードバックしてクロック信号の位相を制御する位相制御手段とを備え、
上記サンプリング手段によりサンプリングされたデータ列のうち、ｉ−１番目のサンプリングデータをＢｉ−１、ｉ番目のサンプリングデータをＢｉとするとともに、上記仮判定手段により仮判定されたデータ列のうち、ｉ−２番目の仮判定データをＤ ｉ−２ 、ｉ−１番目の仮判定データをＤ ｉ−１ 、ｉ番目の仮判定データをＤ ｉ としたとき、
上記位相制御手段は、
上記仮判定手段により仮判定されたデータ列（Ｄ ｉ−２ ，Ｄ ｉ−１ ，Ｄ ｉ ）が（−１，０，１），（１，０，−１），（０，１，０），（０，−１，０）のいずれかの場合に、ｉ番目の仮判定データＤ ｉ が（０，１，０，−１）の繰り返しの一部になっていると判断して、ｉ番目のサンプリングデータ及び仮判定データに対応した位相誤差θｉを０とし、
上記仮判定手段により仮判定されたデータ列（Ｄ ｉ−２ ，Ｄ ｉ−１ ，Ｄ ｉ ）がパーシャルレスポンス（１，０，−１）の３値等化波形に現れないデータ列である（１，０，１）、及び（−１，０，−１）の何れかの場合には、位相誤差検出を行わず、
その他の場合には、ｉ番目のサンプリングデータ及び仮判定データに対応した位相誤差θｉを下記式（１）により求めるＰＬＬ回路。
θ ｉ ＝Ｂ ｉ ×Ｄ ｉ−１ −Ｂ ｉ−１ ×Ｄ ｉ ・・・（１） - 上記仮判定手段により仮判定されたデータ列のうち、ｉ−３番目の仮判定データをＤｉ−３、ｉ−２番目の仮判定データをＤｉ−２、ｉ−１番目の仮判定データをＤｉ−１、ｉ番目の仮判定データをＤｉとしたとき、
上記位相制御手段は、（Ｄｉ−３，Ｄｉ−２，Ｄｉ−１，Ｄｉ）が（０，−１，０，１），（０，１，０，−１），（−１，０，１，０），（１，０，−１，０）のいずれかの場合に、ｉ番目の仮判定データＤｉが上記繰り返しの一部になっていると判断する請求項１記載のＰＬＬ回路。 - 上記入力信号は、ＤＣフリーのコードをパーシャルレスポンス（１，０，−１）で等化した信号である請求項１記載のＰＬＬ回路。
- パーシャルレスポンス（１，０，−１）の３値等化波形の入力信号に対応し、当該入力信号のクロック成分に同期したクロック信号を生成するＰＬＬ回路の実行する位相誤差検出方法であって、
入力信号とクロック信号との位相誤差を検出する際に、クロック信号を基準として入力信号をサンプリングすることにより得られるデータ列のうち、ｉ−１番目のサンプリングデータをＢｉ−１、ｉ番目のサンプリングデータをＢｉとするとともに、入力信号をサンプリングすることにより得られたデータから３値のデータ列を仮判定することにより得られるデータ列のうち、ｉ−２番目の仮判定データをＤ ｉ−２ 、ｉ−１番目の仮判定データをＤ ｉ−１ 、ｉ番目の仮判定データをＤ ｉ としたとき、
仮判定されたデータ列（Ｄ ｉ−２ ，Ｄ ｉ−１ ，Ｄ ｉ ）が（−１，０，１），（１，０，−１），（０，１，０），（０，−１，０）のいずれかの場合に、ｉ番目の仮判定データＤ ｉ が（０，１，０，−１）の繰り返しの一部になっていると判断して、ｉ番目のサンプリングデータ及び仮判定データに対応した位相誤差θｉを０とし、
仮判定されたデータ列（Ｄ ｉ−２ ，Ｄ ｉ−１ ，Ｄ ｉ ）がパーシャルレスポンス（１，０，−１）の３値等化波形に現れないデータ列である（１，０，１）、及び（−１，０，−１）の何れかの場合には、位相誤差検出を行わず、
その他の場合には、ｉ番目のサンプリングデータ及び仮判定データに対応した位相誤差θｉを下記式（１）により求める位相誤差検出方法。
θ ｉ ＝Ｂ ｉ ×Ｄ ｉ−１ −Ｂ ｉ−１ ×Ｄ ｉ ・・・（１） - 仮判定されたデータ列のうち、ｉ−３番目の仮判定データをＤｉ−３、ｉ−２番目の仮判定データをＤｉ−２、ｉ−１番目の仮判定データをＤｉ−１、ｉ番目の仮判定データをＤｉとしたとき、
（Ｄｉ−３，Ｄｉ−２，Ｄｉ−１，Ｄｉ）が（０，−１，０，１），（０，１，０，−１），（−１，０，１，０），（１，０，−１，０）のいずれかの場合に、ｉ番目の仮判定データＤｉが上記繰り返しの一部になっていると判断する請求項４記載の位相誤差検出方法。 - 上記入力信号は、ＤＣフリーのコードをパーシャルレスポンス（１，０，−１）で等化した信号である請求項４記載の位相誤差検出方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24389999A JP4178680B2 (ja) | 1999-08-30 | 1999-08-30 | Ｐｌｌ回路及び位相誤差検出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24389999A JP4178680B2 (ja) | 1999-08-30 | 1999-08-30 | Ｐｌｌ回路及び位相誤差検出方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001068998A JP2001068998A (ja) | 2001-03-16 |
| JP4178680B2 true JP4178680B2 (ja) | 2008-11-12 |
Family
ID=17110663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24389999A Expired - Fee Related JP4178680B2 (ja) | 1999-08-30 | 1999-08-30 | Ｐｌｌ回路及び位相誤差検出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4178680B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4696672B2 (ja) * | 2005-05-10 | 2011-06-08 | ソニー株式会社 | 位相同期装置および方法、データ再生装置および方法、並びに、プログラム |
| JP4665597B2 (ja) * | 2005-05-10 | 2011-04-06 | ソニー株式会社 | 位相同期装置および方法、データ再生装置および方法、並びに、プログラム |
| JP2011060378A (ja) * | 2009-09-10 | 2011-03-24 | Sony Corp | 位相誤差検出装置、位相誤差検出方法、再生装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2574106B2 (ja) * | 1992-09-01 | 1997-01-22 | 富士通株式会社 | 磁気ディスク装置のクロック再生回路 |
| JPH0684290A (ja) * | 1992-09-01 | 1994-03-25 | Fujitsu Ltd | 磁気ディスク装置のクロック再生回路 |
| JP3395555B2 (ja) * | 1997-01-09 | 2003-04-14 | 松下電器産業株式会社 | 最尤復号器 |
| JP3240954B2 (ja) * | 1997-04-15 | 2001-12-25 | 松下電器産業株式会社 | 位相比較器 |
-
1999
- 1999-08-30 JP JP24389999A patent/JP4178680B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001068998A (ja) | 2001-03-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3683120B2 (ja) | クロック再生装置 | |
| JP4433438B2 (ja) | 情報再生装置および位相同期制御装置 | |
| JP4178680B2 (ja) | Ｐｌｌ回路及び位相誤差検出方法 | |
| JP3428339B2 (ja) | 位相同期制御回路 | |
| JP2002008322A (ja) | クロック抽出回路 | |
| US5696793A (en) | Phase difference detection circuit for extended partial-response class-4 signaling system | |
| JP3618787B2 (ja) | 信号処理装置 | |
| JP3639618B2 (ja) | 信号処理装置 | |
| JP3492713B2 (ja) | タイミング再生装置 | |
| JP4642302B2 (ja) | 位相ロックループのための位相検出器 | |
| JP2983381B2 (ja) | クロック再生のための制御信号作成回路 | |
| JPH06180949A (ja) | ディジタル情報再生装置 | |
| JPH0896516A (ja) | クロック発生装置 | |
| JP3395716B2 (ja) | ディジタル信号再生装置 | |
| JP3818031B2 (ja) | 記録情報再生装置 | |
| JPS6356871A (ja) | デジタルデ−タ生成装置 | |
| JPH05274614A (ja) | 磁気記録再生方法およびその装置 | |
| KR100339347B1 (ko) | 디브이씨알(dvcr)의데이타복원장치 | |
| JPH07211008A (ja) | ディジタル情報再生装置 | |
| JPH114264A (ja) | ディジタル信号識別回路 | |
| JP3781163B2 (ja) | 再生装置 | |
| JP2870060B2 (ja) | 符号化方法 | |
| JP2001006287A (ja) | ディジタル信号再生装置 | |
| JPH10336254A (ja) | ディジタル信号識別回路 | |
| JP2002025201A (ja) | 記録再生装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060216 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080417 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080422 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080623 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080805 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080818 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |