JP2001068998A

JP2001068998A - Ｐｌｌ回路及び位相誤差検出方法

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Publication number: JP2001068998A
Application number: JP24389999A
Authority: JP
Inventors: Shinichi Fukuda; 伸一福田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-08-30
Filing date: 1999-08-30
Publication date: 2001-03-16
Anticipated expiration: 2019-08-30
Also published as: JP4178680B2

Abstract

(57)【要約】【課題】パーシャルレスポンス（１，０，−１）の３
値等化波形の入力信号に対応したＰＬＬ回路において、
正しい位相引き込みを確実にできるようにする。【解決手段】クロック信号を基準として入力信号をサ
ンプリングすることにより得られるデータ列のうち、ｉ
−１番目のサンプリングデータをＢ_i-1、ｉ番目のサン
プリングデータをＢ_iとする。また、サンプリングデー
タから３値のデータ列を仮判定することにより得られる
データ列のうち、ｉ−１番目の仮判定データをＤ_i-1、
ｉ番目の仮判定データをＤ_iとする。そして、仮判定さ
れたデータ列が（０，１，０，−１）の繰り返しを含
み、ｉ番目の仮判定データＤ_iが上記繰り返しの一部に
なっている場合には、位相誤差検出を行わず、その他の
場合には、入力信号とクロック信号との位相誤差θ_iを
下記式（１）により求める。 θ_i＝Ｂ_i×Ｄ_i-1−Ｂ_i-1×Ｄ_i ・・・（１）

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パーシャルレスポ
ンス（１，０，−１）の３値等化波形の入力信号に対応
し、当該入力信号のクロック成分に同期したクロック信
号を生成するＰＬＬ回路に関する。また、そのようなＰ
ＬＬ回路における位相誤差検出方法に関する。

【０００２】

【従来の技術】パーシャルレスポンス（１，０，−１）
の３値等化波形の入力信号に対応し、当該入力信号のク
ロック成分に同期したクロック信号を生成するＰＬＬ回
路において、入力信号とクロック信号との位相誤差を、
下記式（１）により検出する方法がある。

【０００３】 θ_i＝Ｂ_i×Ｄ_i-1−Ｂ_i-1×Ｄ_i ・・・（１）なお、ここでは、クロック信号を基準として入力信号を
サンプリングすることにより得られるデータ列を、｛・
・・，Ｂ_i-1，Ｂ_i，Ｂ_i+1，・・・｝としている。すな
わち、Ｂ_i-1はｉ−１番目のサンプリングデータ、Ｂ_iは
ｉ番目のサンプリングデータである。また、サンプリン
グデータから３値のデータ列を仮判定することにより得
られるデータ列を、｛・・・，Ｄ_i-1，Ｄ_i，Ｄ_i+1，・
・・｝としている。すなわち、Ｄ_i-1はｉ−１番目の仮
判定データ、Ｄ_iはｉ番目の仮判定データである。

【０００４】

【発明が解決しようとする課題】パーシャルレスポンス
（１，０，−１）の３値等化波形において、（１，１，
−１，−１）の繰り返し信号と、（０，１，０，−１）
の繰り返し信号は、位相は異なるが、同じ４クロック周
期の正弦波に等化される。その様子を図５及び図６に示
す。

【０００５】なお、図５では、（１，１，−１，−１）
の繰り返し信号Ｂを示しているともに、その場合に、当
該繰り返し信号Ｂから仮判定される仮判定データＤ_i、
並びに、上記式（１）により検出される位相誤差θ_iを
示している。また、図６では、（０，１，０，−１）の
繰り返し信号Ｂを示しているとともに、その場合に、当
該繰り返し信号Ｂから仮判定される仮判定データＤ_i、
並びに、上記式（１）により検出される位相誤差θ_iを
示している。

【０００６】図５及び図６に示すように、（１，１，−
１，−１）の繰り返し信号と、（０，１，０，−１）の
繰り返し信号は、同じ４クロック周期の正弦波に等化さ
れる。そのため、上記式（１）のように位相誤差を検出
すると、両方の位相を引き込むことがある。すなわち、
（１，１，−１，−１）の繰り返し信号が入力された場
合、上記式（１）により位相誤差を検出すると、（１，
１，−１，−１）の繰り返し信号を正しく引き込む場合
と、（０，１，０，−１）の繰り返し信号とみなされて
引き込む場合とがある。そのため、位相誤差検出に上記
式（１）をそのまま適用したのでは、ＰＬＬ回路として
実用にならない。

【０００７】そこで、従来は、例えば、ＰＬＬ引き込み
用のプリアンブル信号に（１，１，−１，−１）の繰り
返しパターンを用い、プリアンブル部では仮判定を１／
０／−１の３値ではなく、１／−１の２値にするなどの
工夫を施している。

【０００８】しかしながら、このような工夫が常に適用
できるとは限らない。例えば、ヘリカルスキャン方式の
テープ記録のノントラッキング再生では、再生ヘッドが
複数のトラックを横切るため、その都度ＰＬＬ引き込み
を行う必要がある。そのため、確実なプリアンブル区間
の設定が難しく、上述のような工夫を適用することはで
きない。

【０００９】本発明は、以上のような従来の実情に鑑み
て提案されたものであり、パーシャルレスポンス（１，
０，−１）の３値等化波形の入力信号に対応したＰＬＬ
回路において、（１，１，−１，−１）の繰り返し信号
が（０，１，０，−１）の繰り返し信号に間違われるこ
とを防ぎ、正しい位相引き込みを確実にできるようにす
ることを目的としている。

【００１０】

【課題を解決するための手段】本発明に係るＰＬＬ回路
は、パーシャルレスポンス（１，０，−１）の３値等化
波形の入力信号に対応し、当該入力信号のクロック成分
に同期したクロック信号を生成するＰＬＬ回路である。
そして、入力信号サンプリング用のクロック信号を発振
するクロック信号発振手段と、上記クロック信号発振手
段からのクロック信号を基準として入力信号をサンプリ
ングするサンプリング手段と、上記サンプリング手段に
よりサンプリングされたデータから３値のデータ列を仮
判定する仮判定手段と、入力信号とクロック信号との位
相誤差を検出し当該位相誤差を上記クロック信号発振手
段にフィードバックしてクロック信号の位相を制御する
位相制御手段とを備える。

【００１１】ここで、上記サンプリング手段によりサン
プリングされたデータ列のうち、ｉ−１番目のサンプリ
ングデータをＢ_i-1、ｉ番目のサンプリングデータをＢ_i
とする。また、上記仮判定手段により仮判定されたデー
タ列のうち、ｉ−１番目の仮判定データをＤ_i-1、ｉ番
目の仮判定データをＤ_iとする。

【００１２】そして、本発明に係るＰＬＬ回路におい
て、上記位相制御手段は、上記仮判定手段により仮判定
されたデータ列が（０，１，０，−１）の繰り返しを含
み、ｉ番目の仮判定データＤ_iが上記繰り返しの一部に
なっていると判断した場合には、ｉ番目のサンプリング
データ及び仮判定データに対応した位相誤差θ_iを０と
するか、或いは位相誤差検出を行わないようにする。そ
して、その他の場合には、ｉ番目のサンプリングデータ
及び仮判定データに対応した位相誤差θ_iを下記式
（１）により求める。

【００１３】 θ_i＝Ｂ_i×Ｄ_i-1−Ｂ_i-1×Ｄ_i ・・・（１）また、本発明に係る位相誤差検出方法は、パーシャルレ
スポンス（１，０，−１）の３値等化波形の入力信号に
対応し当該入力信号のクロック成分に同期したクロック
信号を生成するＰＬＬ回路における位相誤差の検出方法
に関する。

【００１４】ここで、クロック信号を基準として入力信
号をサンプリングすることにより得られるデータ列のう
ち、ｉ−１番目のサンプリングデータをＢ_i-1、ｉ番目
のサンプリングデータをＢ_iとする。また、入力信号を
サンプリングすることにより得られたデータから３値の
データ列を仮判定することにより得られるデータ列のう
ち、ｉ−１番目の仮判定データをＤ_i-1、ｉ番目の仮判
定データをＤ_iとする。

【００１５】そして、本発明に係る位相誤差検出方法で
は、仮判定されたデータ列が（０，１，０，−１）の繰
り返しを含み、ｉ番目の仮判定データＤ_iが上記繰り返
しの一部になっていると判断された場合には、ｉ番目の
サンプリングデータ及び仮判定データに対応した位相誤
差θ_iを０とするか、或いは位相誤差検出を行わないよ
うにする。そして、その他の場合には、ｉ番目のサンプ
リングデータ及び仮判定データに対応した位相誤差θ_i
を下記式（１）により求める。

【００１６】 θ_i＝Ｂ_i×Ｄ_i-1−Ｂ_i-1×Ｄ_i ・・・（１）

【００１７】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら詳細に説明する。

【００１８】本発明を適用したＰＬＬ回路のブロック図
を図１に示す。このＰＬＬ回路１は、パーシャルレスポ
ンス（１，０，−１）の３値等化波形の入力信号に対応
し、当該入力信号のクロック成分に同期したクロック信
号を生成するデジタルＰＬＬ回路である。

【００１９】このＰＬＬ回路１は、入力信号サンプリン
グ用のクロック信号を発振する発振器２と、発振器２か
らのクロック信号を基準として入力信号をサンプリング
してデジタルデータに変換するＡ／Ｄコンバータ３と、
Ａ／Ｄコンバータ３によりサンプリングされたデータか
ら３値のデータ列を仮判定する仮判定部４と、入力信号
とクロック信号との位相誤差を検出する位相誤差検出部
５と、位相誤差検出部からの位相誤差検出信号からノイ
ズ成分を除去するフィルタ６とを備える。

【００２０】そして、このＰＬＬ回路１では、位相誤差
検出部５により入力信号とクロック信号との位相誤差を
検出して、位相誤差検出信号をフィルタ６を介して発振
器２にフィードバックする。これにより、入力信号のク
ロック成分と、発振器２からのクロック信号とが正確に
同期するように制御する。すなわち、このＰＬＬ回路１
では、発振器２からのクロック信号を基準としてＡ／Ｄ
コンバータ３により入力信号のサンプリングを行うとと
もに、このクロック信号が入力信号の所定の検出点での
サンプリングタイミングに一致するように、位相引き込
みを行う。

【００２１】以上のようなＰＬＬ回路１で処理される信
号の例を図２に示す。図２（ａ）は、もともとの２値信
号｛Ａ_i｝の例を示している。図２（ｂ）は、図２
（ａ）の２値信号｛Ａ_i｝をパーシャルレスポンス
（１，０，−１）によって等化した３値等化信号
｛Ａ_i’｝を示している。なお、Ａ_i’＝Ａ_i−Ａ_i-2であ
る。

【００２２】図２（ｃ）は、図２（ｂ）の３値等化信号
｛Ａ_i’｝に対応した実際の３値等化波形を示してい
る。上記ＰＬＬ回路１では、このような３値等化波形が
入力信号としてＡ／Ｄコンバータ３に入力される。すな
わち、この３値等化波形をＡ／Ｄコンバータ３でサンプ
リングすることで、サンプリングデータ列｛Ｂ_i｝が得
られる。

【００２３】なお、図２（ｃ）中の白丸は、最適サンプ
リングタイミングを示している。また、図２（ｃ）中の
点線は、スレッシュホールドレベルを示している。仮判
定部４における３値のデータ列の仮判定は、このスレッ
シュホールドレベルを基準として行われる。そして、図
２（ｄ）は、このように仮判定部４で仮判定された３値
のデータ列｛Ｄ_i｝を示している。

【００２４】そして、上記ＰＬＬ回路１では、入力信号
とクロック信号との位相誤差を位相誤差検出部５によ
り、下記式（１）により求める。

【００２５】 θ_i＝Ｂ_i×Ｄ_i-1−Ｂ_i-1×Ｄ_i ・・・（１）なお、ここでは、クロック信号を基準としてＡ／Ｄコン
バータ３により入力信号をサンプリングすることで得ら
れるデータ列を、｛・・・，Ｂ_i-1，Ｂ_i，Ｂ_i+ ₁，・・
・｝としている。すなわち、Ｂ_i-1はｉ−１番目のサン
プリングデータ、Ｂ_iはｉ番目のサンプリングデータで
ある。また、仮判定部４によりサンプリングデータから
３値のデータ列を仮判定することで得られるデータ列
を、｛・・・，Ｄ_i-1，Ｄ_i，Ｄ_i+1，・・・｝としてい
る。すなわち、Ｄ_i-1はｉ−１番目の仮判定データ、Ｄ_i
はｉ番目の仮判定データである。

【００２６】つぎに、図３を参照して、上記式（１）に
基づく位相誤差検出について説明する。なお、図３は入
力信号が（１，１，−１，−１，１，１）の場合の例を
示しており、図３（ａ）はサンプリング位相誤差が無い
場合、図３（ｂ）はサンプリングの位相が遅れている場
合、図３（ｃ）はサンプリングの位相が進んでいる場合
を示している。

【００２７】サンプリング位相誤差が無い図３（ａ）の
場合、各サンプリング点において、サンプリングデータ
Ｂ_iは、それぞれ（１，１，−１，−１，１，１）とな
る。このとき、仮判定データＤ_iは、それぞれ（１，
１，−１，−１，１，１）となり、位相誤差θ_iは、そ
れぞれ（０，０，０，０，０，０）となる。

【００２８】一方、サンプリングの位相が遅れている図
３（ｂ）の例の場合、各サンプリング点において、サン
プリングデータＢ_iは、それぞれ（１．２，０．７，−
１．２，−０．７，１．２，０．７）となっている。こ
のとき、仮判定データＤ_iは、それぞれ（１，１，−
１，−１，１，１）となり、位相誤差θ_iは、それぞれ
（−０．５，−０．５，−０．５，−０．５，−０．
５，−０．５）となる。

【００２９】また、サンプリングの位相が進んでいる図
３（ｃ）の例の場合、各サンプリング点において、サン
プリングデータＢ_iは、それぞれ（０．７，１．２，−
０．７，−１．２，０．７，１．２）となっている。こ
のとき、仮判定データＤ_iは、それぞれ（１，１，−
１，−１，１，１）となり、位相誤差θｉは、それぞれ
（０．５，０．５，０．５，０．５，０．５，０．５）
となる。

【００３０】図３（ａ）〜（ｃ）から分かるように、サ
ンプリング位相誤差が無いとき、θ_iは０となり、サン
プリングの位相が遅れているとき、θ_iは負となり、サ
ンプリングの位相が進んでいるとき、θ_iは正となる。
したがって、上記式（１）によりθ_iを求めることで、
位相誤差を検出することができる。

【００３１】しかしながら、位相誤差を上記式（１）で
定義した場合、当該位相誤差θ_iは、図５及び図６に示
したように、クロック信号が波形の検出点に一致したと
きに０となるだけでなく、検出点と検出点のちょうど間
になったときにも０となる場合がある。すなわち、クロ
ック位相が検出点の近傍にあるならば検出点に引き込ま
れるが、１８０°近く位相がずれた位置にあると、１８
０°ずれた位相に引き込まれてしまう。なお、以下の説
明では、このように１８０°ずれた位相に引き込まれて
しまうことを、「裏ロック」と称する。

【００３２】裏ロックは、仮検出を誤るから起こる。仮
検出が±１８０°の位相ずれまで正しければ、裏ロック
するようなことはないが、これは必ず起こり得る。ただ
し、１８０°ずれた位相に引き込む位相範囲よりも、正
しい検出点に引き込む位相範囲の方が広い。なぜなら、
波形の曲率カーブの特性により、正しく仮検出されるこ
との方が多いからである。したがって、入力信号がラン
ダムパターンの場合には、ＰＬＬ回路として十分に成立
する。

【００３３】問題となるのは、（１，１，−１，−１）
の繰り返し信号と、（０，１，０，−１）の繰り返し信
号である。すなわち、（１，１，−１，−１）の繰り返
し信号が入力された場合、上記式（１）により位相誤差
を検出すると、（１，１，−１，−１）の繰り返し信号
を（０，１，０，−１）の繰り返し信号に間違えて位相
引き込みを行ってしまう場合がある。

【００３４】そこで、本発明を適用したＰＬＬ回路１で
は、仮判定部４により仮判定されたデータ列｛Ｄ_i｝が
（０，１，０，−１）の繰り返しを含み、ｉ番目の仮判
定データＤ_iが（０，１，０，−１）の繰り返しの一部
になっていると判断した場合には、ｉ番目のサンプリン
グデータ及び仮判定データに対応した位相誤差θ_iを０
とする。これにより、（１，１，−１，−１）の繰り返
し信号が（０，１，０，−１）の繰り返し信号に間違わ
れることを防ぎ、正しい位相引き込みが確実にできるよ
うになる。

【００３５】以上のようなＰＬＬ回路１において、
（１，１，−１，−１）の繰り返し信号が入力されたと
きの様子を図４に示す。なお、図４では、Ａ／Ｄコンバ
ータ３に入力される（１，１，−１，−１）の繰り返し
信号に対応した３値等化波形Ｂを示しているともに、そ
のときに仮判定される仮判定データＤ_i、並びに、検出
される位相誤差θ_iを示している。図４に示すように、
上記ＰＬＬ回路１では、１８０°ずれた位相の近傍で
は、位相誤差θ_i＝０としているので、裏ロックが起こ
るようなことはない。

【００３６】ところで、情報を記録する場合、記録チャ
ネルの特性（記録再生用デバイスや記録媒体の特性、或
いは、波形等化の特性など）に合わせて、記録情報をデ
ジタル変調して記録するのが一般的である。

【００３７】そして、低域が６ｄＢ／ｏｃｔで減衰し、
ＤＣ成分を通さない磁気記録系では、記録信号が、２値
の記録レベル（１，０）のバランスが取れているＤＣフ
リーの信号に変換されることが多い。すなわち、記録信
号は、ＤＣ成分が無く低域スペクトルも少ないＤＣフリ
ーのコードにデジタル変調されることが多い。

【００３８】なお、パーシャルレスポンス（１，０，−
１）では波形等化により低域を落とすので、必ずしもＤ
Ｃフリーのコードを使う必要はない。しかし、大きな符
号利得が得られるトレリスコードは、ＤＣフリーコード
になっており、パーシャルレスポンス（１，０，−１）
とＤＣフリーコードを組み合わせるケースは多い。

【００３９】そして、本発明を適用したＰＬＬ回路１
は、入力信号が、ＤＣフリーのコードをパーシャルレス
ポンス（１，０，−１）で等化した信号の場合に特に好
適である。以下、このことについて説明する。

【００４０】パーシャルレスポンス（１，０，−１）で
の波形等化後に、（０，１、０，−１）の繰り返しとな
るのは、次に２つのケースだけである。なお、｛Ａ_i｝
は、もともとの２値信号であり、｛Ａ_i’｝は、２値信
号｛Ａ_i｝をパーシャルレスポンス（１，０，−１）で
波形等化した３値等化信号である。

【００４１】第１のケース｛Ａ_i｝＝0, 0, 0, 1, 0, 0, 0, 1, 0, 0, 0, 1, 0, 0, 0, 1, 0, 0, ｛Ａ_i'｝＝ 0, 1, 0,-1, 0, 1, 0,-1, 0, 1, 0,-1, 0, 1, 0,-1, 第２のケース｛Ａ_i｝＝1, 0, 1, 1, 1, 0, 1, 1, 1, 0, 1, 1, 1, 0, 1, 1, 1, 0, ｛Ａ_i'｝＝ 0, 1, 0,-1, 0, 1, 0,-1, 0, 1, 0,-1, 0, 1, 0,-1, これらのケースにおいて、２値信号｛Ａ_i｝を見ると、
１と０の出現の割合が３：１又は１：３の比になってい
る。したがって、これらのパターンでは、ＤＣ成分が急
激に蓄積する。したがって、２値の記録レベル（１，
０）のバランスが取れているＤＣフリーコードでは、こ
のようなパターンが長く連続することはない。

【００４２】上述したように、本発明を適用したＰＬＬ
回路１では、３値等化信号｛Ａ_i’｝から仮検出された
データＤ_iが（０，１，０，−１）の繰り返しの一部に
なっている場合に、位相誤差θ_iを０とし、位相誤差検
出を行わないようにするが、このような区間があまりに
長いと、位相誤差が大きくなってしまう恐れがある。

【００４３】しかし、ＤＣフリーのコードの場合には、
上述した第１のケースや第２のケースのパターンが長く
連続することはないので、その区間だけ位相誤差検出を
行わないようにしたとしても、問題が生じるようなこと
はない。したがって、上記ＰＬＬ回路１は、入力信号が
ＤＣフリーのコードの場合に特に好適である。

【００４４】つぎに、以上のようなＰＬＬ回路１におい
て、サンプリングデータから仮検出されたデータ列｛Ｄ
_i｝が（０，１，０，−１）の繰り返しの一部になって
いるか否かをどのように判断するかについて、具体的な
例を挙げて説明する。

【００４５】まず、サンプリングデータの２サンプル前
まで考慮して判定する場合について説明する。ここで
は、ｉ番目の仮判定データＤ_iに対応した位相誤差θ_iの
算出方法を、当該仮判定データＤ_iと、ｉ−１番目の仮
判定データＤ_i-1と、ｉ−２番目の仮判定データＤ_i-2と
に基づいて判定する。そして、サンプリングデータの２
サンプル前まで考慮して判定する場合は、サンプリング
データから仮検出されたデータ列に応じて、表１に示す
ように位相誤差を求める。

【００４６】

【表１】

【００４７】表１に示すように、（Ｄ_i-2，Ｄ_i-1，
Ｄ_i）が（−１，０，１），（１，０，−１），（０，
１，０），（０，−１，０）のいずれかの場合には、ｉ
番目の仮判定データＤ_iが（０，１，０，−１）の繰り
返しの一部になっていると判断し、その場合には、位相
誤差θ_i＝０とする。そして、その他の場合には、位相
誤差θ_iを上記式（１）により求める。このようにする
ことで、（１，１，−１，−１）の繰り返し信号が
（０，１，０，−１）の繰り返し信号に間違われること
を防ぎ、正しい位相引き込みが確実にできるようにな
る。

【００４８】なお、（Ｄ_i-2，Ｄ_i-1，Ｄ_i）＝（１，
０，１）、（Ｄ_i-2，Ｄ_i-1，Ｄ_i）＝（−１，０，−
１）となるのはルール外であり、これらのパターンはパ
ーシャルレスポンス（１，０，−１）の３値等化波形に
は現れないはずである。もしこれらが現れた場合には、
位相誤差検出は行わないものとする。

【００４９】つぎに、サンプリングデータの３サンプル
前まで考慮して判定する場合について説明する。ここで
は、ｉ番目の仮判定データＤ_iに対応した位相誤差θ_iの
算出方法を、当該仮判定データＤ_iと、ｉ−１番目の仮
判定データＤ_i-1と、ｉ−２番目の仮判定データＤ
_i-2と、ｉ−３番目の仮判定データＤ_i-3とに基づいて判
定する。この場合は、サンプリングデータから仮検出さ
れたデータ列に応じて、表２に示すように位相誤差を求
める。

【００５０】

【表２】

【００５１】表２に示すように、（Ｄ_i-3，Ｄ_i-2，Ｄ
_i-1，Ｄ_i）が（０，−１，０，１），（０，１，０，−
１），（−１，０，１，０），（１，０，−１，０）の
いずれかの場合には、ｉ番目の仮判定データＤ_iが
（０，１，０，−１）の繰り返しの一部になっていると
判断し、その場合には、位相誤差θ_i＝０とする。そし
て、その他の場合には、ｉ番目のサンプリングデータ及
び仮判定データに対応した位相誤差θ_iを上記式（１）
により求める。このようにすることで、（１，１，−
１，−１）の繰り返し信号が（０，１，０，−１）の繰
り返し信号に間違われることを防ぎ、正しい位相引き込
みが確実にできるようになる。

【００５２】なお、（Ｄ_i-2，Ｄ_i-1，Ｄ_i）＝（１，
０，１）、（Ｄ_i-3，Ｄ_i-2，Ｄ_i-1，Ｄ_i）＝（１，０，
１，０）、（Ｄ_i-2，Ｄ_i-1，Ｄ_i）＝（−１，０，−
１）、（Ｄ_i-3，Ｄ_i-2，Ｄ_i-1，Ｄ_i）＝（−１，０，−
１，０）となるのはルール外であり、これらのパターン
はパーシャルレスポンス（１，０，−１）の３値等化波
形には現れないはずである。もしこれらが現れた場合に
は、位相誤差検出は行わないものとする。

【００５３】

【発明の効果】以上詳細に説明したように、本発明によ
れば、パーシャルレスポンス（１，０，−１）の３値等
化波形の入力信号に対応したＰＬＬ回路において、
（１，１，−１，−１）の繰り返し信号が（０，１，
０，−１）の繰り返し信号に間違われることを防ぎ、正
しい位相引き込みを確実にできるようにすることができ
る。

【００５４】特に本発明は、ヘリカルスキャン方式のテ
ープ記録のノントラッキング再生のように、記録トラッ
クの途中のいかなる場所からも位相ロックをかける機能
が必要なシステムにおいて、非常に有効である。

【図面の簡単な説明】

【図１】本発明を適用したＰＬＬ回路の一構成例を示す
ブロック図である。

【図２】上記ＰＬＬ回路で処理される信号の例を示す図
である。

【図３】上記式（１）に基づく位相誤差検出を説明する
ための図であり、図３（ａ）はサンプリング位相誤差が
無い場合を示す図、図３（ｂ）はサンプリングの位相が
遅れている場合を示す図、図３（ｃ）はサンプリングの
位相が進んでいる場合を示す図である。

【図４】本発明を適用したＰＬＬ回路において、（１，
１，−１，−１）の繰り返し信号が入力されたときに、
仮判定される仮判定データＤ_i、並びに、検出される位
相誤差θ_iを示す図である。

【図５】従来のＰＬＬ回路において、（１，１，−１，
−１）の繰り返し信号が入力されたときに、仮判定され
る仮判定データＤ_i、並びに、検出される位相誤差θ_iを
示す図である。

【図６】従来のＰＬＬ回路において、（０，１，０，−
１）の繰り返し信号が入力されたときに、仮判定される
仮判定データＤ_i、並びに、検出される位相誤差θ_iを示
す図である。

【符号の説明】

１ＰＬＬ回路、２発振器、３Ａ／Ｄコンバー
タ、４仮判定部、５位相誤差検出部、６フィ
ルタ

Claims

【特許請求の範囲】

【請求項１】パーシャルレスポンス（１，０，−１）
の３値等化波形の入力信号に対応し、当該入力信号のク
ロック成分に同期したクロック信号を生成するＰＬＬ回
路であって、入力信号サンプリング用のクロック信号を発振するクロ
ック信号発振手段と、上記クロック信号発振手段からのクロック信号を基準と
して入力信号をサンプリングするサンプリング手段と、上記サンプリング手段によりサンプリングされたデータ
から３値のデータ列を仮判定する仮判定手段と、入力信号とクロック信号との位相誤差を検出し、当該位
相誤差を上記クロック信号発振手段にフィードバックし
てクロック信号の位相を制御する位相制御手段とを備
え、上記サンプリング手段によりサンプリングされたデータ
列のうち、ｉ−１番目のサンプリングデータをＢ_i-1、
ｉ番目のサンプリングデータをＢ_iとするとともに、上
記仮判定手段により仮判定されたデータ列のうち、ｉ−
１番目の仮判定データをＤ_i-1、ｉ番目の仮判定データ
をＤ_iとしたとき、上記位相制御手段は、上記仮判定手段により仮判定されたデータ列が（０，
１，０，−１）の繰り返しを含み、ｉ番目の仮判定デー
タＤ_iが上記繰り返しの一部になっていると判断した場
合には、ｉ番目のサンプリングデータ及び仮判定データ
に対応した位相誤差θ_iを０とするか、或いは位相誤差
検出を行わず、その他の場合には、ｉ番目のサンプリングデータ及び仮
判定データに対応した位相誤差θ_iを下記式（１）によ
り求めること θ_i＝Ｂ_i×Ｄ_i-1−Ｂ_i-1×Ｄ_i ・・・（１）を特徴とするＰＬＬ回路。
【請求項２】上記仮判定手段により仮判定されたデー
タ列のうち、ｉ−２番目の仮判定データをＤ_i-2、ｉ−
１番目の仮判定データをＤ_i-1、ｉ番目の仮判定データ
をＤ_iとしたとき、上記位相制御手段は、（Ｄ_i-2，Ｄ_i-1，Ｄ_i）が（−
１，０，１），（１，０，−１），（０，１，０），
（０，−１，０）のいずれかの場合に、ｉ番目の仮判定
データＤ_iが上記繰り返しの一部になっていると判断す
ることを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】上記仮判定手段により仮判定されたデー
タ列のうち、ｉ−３番目の仮判定データをＤ_i-3、ｉ−
２番目の仮判定データをＤ_i-2、ｉ−１番目の仮判定デ
ータをＤ_i-1、ｉ番目の仮判定データをＤ_iとしたとき、上記位相制御手段は、（Ｄ_i-3，Ｄ_i-2，Ｄ_i-1，Ｄ_i）が
（０，−１，０，１），（０，１，０，−１），（−
１，０，１，０），（１，０，−１，０）のいずれかの
場合に、ｉ番目の仮判定データＤ_iが上記繰り返しの一
部になっていると判断することを特徴とする請求項１記
載のＰＬＬ回路。
【請求項４】上記入力信号は、ＤＣフリーのコードを
パーシャルレスポンス（１，０，−１）で等化した信号
であることを特徴とする請求項１記載のＰＬＬ回路。
【請求項５】パーシャルレスポンス（１，０，−１）
の３値等化波形の入力信号に対応し、当該入力信号のク
ロック成分に同期したクロック信号を生成するＰＬＬ回
路において、入力信号とクロック信号との位相誤差を検
出する際に、クロック信号を基準として入力信号をサンプリングする
ことにより得られるデータ列のうち、ｉ−１番目のサン
プリングデータをＢ_i-1、ｉ番目のサンプリングデータ
をＢ_iとするとともに、入力信号をサンプリングすることにより得られたデータ
から３値のデータ列を仮判定することにより得られるデ
ータ列のうち、ｉ−１番目の仮判定データをＤ_i-1、ｉ
番目の仮判定データをＤ_iとしたとき、仮判定されたデータ列が（０，１，０，−１）の繰り返
しを含み、ｉ番目の仮判定データＤ_iが上記繰り返しの
一部になっていると判断された場合には、ｉ番目のサン
プリングデータ及び仮判定データに対応した位相誤差θ
_iを０とするか、或いは位相誤差検出を行わず、その他の場合には、ｉ番目のサンプリングデータ及び仮
判定データに対応した位相誤差θ_iを下記式（１）によ
り求めること θ_i＝Ｂ_i×Ｄ_i-1−Ｂ_i-1×Ｄ_i ・・・（１）を特徴とする位相誤差検出方法。
【請求項６】仮判定されたデータ列のうち、ｉ−２番
目の仮判定データをＤ_i-2、ｉ−１番目の仮判定データ
をＤ_i-1、ｉ番目の仮判定データをＤ_iとしたとき、（Ｄ_i-2，Ｄ_i-1，Ｄ_i）が（−１，０，１），（１，
０，−１），（０，１，０），（０，−１，０）のいず
れかの場合に、ｉ番目の仮判定データＤ_iが上記繰り返
しの一部になっていると判断することを特徴とする請求
項５記載の位相誤差検出方法。
【請求項７】仮判定されたデータ列のうち、ｉ−３番
目の仮判定データをＤ_i-3、ｉ−２番目の仮判定データ
をＤ_i-2、ｉ−１番目の仮判定データをＤ_i-1、ｉ番目の
仮判定データをＤ_iとしたとき、（Ｄ_i-3，Ｄ_i-2，Ｄ_i-1，Ｄ_i）が（０，−１，０，
１），（０，１，０，−１），（−１，０，１，０），
（１，０，−１，０）のいずれかの場合に、ｉ番目の仮
判定データＤ_iが上記繰り返しの一部になっていると判
断することを特徴とする請求項５記載の位相誤差検出方
法。
【請求項８】上記入力信号は、ＤＣフリーのコードを
パーシャルレスポンス（１，０，−１）で等化した信号
であることを特徴とする請求項５記載の位相誤差検出方
法。